[发明专利]基于BURST和流水线的CPU和FPGA接口方法有效
| 申请号： | 201110315468.6 | 申请日： | 2011-10-18 |
| 公开（公告）号： | CN102508798A | 公开（公告）日： | 2012-06-20 |
| 发明（设计）人： | 陈庆旭;叶品勇;魏建功;余华武 | 申请（专利权）人： | 国电南京自动化股份有限公司 |
| 主分类号： | G06F13/20 | 分类号： | G06F13/20 |
| 代理公司： | 南京纵横知识产权代理有限公司 32224 | 代理人： | 董建林 |
| 地址： | 210009 江苏*** | 国省代码： | 江苏;32 |
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| 摘要： | |||
| 搜索关键词： | 基于 burst 流水线 cpu fpga 接口 方法 | ||
1.一种基于BURST和流水线的CPU和FPGA接口方法，其特征在于：包括以下步骤：
（1）、CPU对FPGA采用BURST的方式进行读写，采用这种方式后，CPU能够对FPGA进行连续多次读写；
（2）、在FPGA内部采用了内部地址寄存器的方式，在CPU开始读写的时候，FPGA把当前的读写地址锁存到FPGA内部的地址寄存器中；
（3）、对于读操作，FPGA在当前读周期完成之前，自动把地址寄存器的值加1，输出下一个数据；对于写操作，则在当前写周期完成后，把地址寄存器的值加1；
（4）、在后面的过程中，每个时钟周期，FPGA都把地址寄存器自动加1。
2.根据权利要求1所述的一种基于BURST和流水线的CPU和FPGA接口方法，其特征在于：对于读操作，CPU采用了BURST方式能够连续对FPGA进行多次读操作，CPU第一次读数据的时候，假设整个周期需要40ns，FPGA在20ns的时候开始输出数据，由于FPGA的数据输出延时为20ns，所以40ns的时候，CPU可以读到第一个数据；在FPGA的内部，在30ns的时候设计逻辑自动把当前地址加1，开始输出下一个地址的内容，由于FPGA的数据输出延时为20ns，在50ns的时候，CPU能够读到第二个数据，在以后的时间内，依此类推，FPGA可以在每个时钟周期内输出一个数据。
3.根据权利要求2所述的一种基于BURST和流水线的CPU和FPGA接口方法，其特征在于：对于写操作不需要考虑FPGA的数据输出延时时间，FPGA内部的地址寄存器的值只需要在本次写周期完成后再加1。
4.根据权利要求2或3所述的一种基于BURST和流水线的CPU和FPGA接口方法，其特征在于：对于连续8次读操作, CPU读取FPGA数据所需要的时间为110ns。
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