[发明专利]半导体器件的制造方法

说明书

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体器件的制造方法。

背景技术

随着半导体制造工艺的不断发展，集成电路中半导体器件的特征尺寸(CD，Critical Dimension)越来越小，对光刻技术的要求也越来越高。为了确保更小尺寸的制造的可行性，双重图形化(Double Patterning)成为在22nm节点及其以下精确定义出图形的潜在解决方案之一。

现有的双重图形化方法一般包括三种：光刻-刻蚀-光刻-刻蚀(LELE，Litho-Etch-Litho-Etch)、光刻-冻结-光刻-刻蚀(LFLE，Litho-Freeze-Litho-Etch)，以及间隔/自对准式双重曝光光刻(SADP，Spacer or self-aligned double-patterning)。其中，LELE是指在一个光刻步骤之后接着一个刻蚀步骤，然后再接着一个光刻、一个蚀刻步骤。以上的两个光刻步骤都是关键光刻步骤，也就是会产生迭对，换句话说，一个光刻步骤所曝光的图形与另一个光刻步骤曝光的图形的相对位置非常重要。为了解决对LELE技术中两套光掩模重叠精度的依赖性，SADP技术在22nm节点及其以下量级的半导体制造过程中成为主流工艺。

更多关于LELE、LFLE的技术可参考专利号为US6042998的美国专利。

下面结合附图，详细说明以SADP法形成半导体器件的方法。

参考图1，提供半导体衬底100，在所述半导体衬底100上依次形成有介质层110、第一掩模层120以及第二掩模层130。所述第二掩模层130定义出设计形成的半导体器件的图形。

参考图2，在所述第二掩模层130的侧面形成侧墙140。

参考图3，去除所述第二掩模层130，并以所述侧墙140为掩模，以所述介质层110为停止层，刻蚀所述第一掩模层120，形成如图4所示的结构。

参考图5，沉积抗反射层150，覆盖所述第一掩模层120和所述介质层110，并在所述抗反射层150上涂布光刻胶，光刻后形成图形化的光刻胶160。

参考图6，以所述图形化的光刻胶160为掩模对所述抗反射层150以及介质层110进行刻蚀，以形成设计的半导体器件。

目前在半导体制造的后段制程中形成通孔或沟槽时，通常会选择具有较高刻蚀选择比的氮化钛(TiN)作为第一掩模层。但是，利用上述现有技术形成的半导体器件存在着其形成的尺寸不精确的问题，从而影响了半导体器件的性能。参考图6，所述半导体器件的设计尺寸为图6所示的S1，但是实际上形成的尺寸可能会如图6所示的S2。由此可以看出，利用现有技术形成的半导体的实际尺寸可能会大于设计的尺寸，从而影响了半导体器件的性能。

因此，如何精确地控制半导体器件的特征尺寸，以提高半导体器件的性能成为本领域技术人员亟待解决的问题。

发明内容

本发明解决的问题是提供一种半导体器件的制造方法，以精确地控制半导体器件的尺寸并有效地提高半导体器件的性能。

为解决上述问题，本发明提供了一种半导体器件的制造方法，所述方法包括：

提供半导体衬底，所述半导体衬底上依次形成有介质层、第一掩模层和第二掩模层；

在所述第二掩模层的侧面形成侧墙；

形成图形化的光掩模层，覆盖所述第二掩模层、侧墙和第一掩模层；

以所述图形化的光掩模层为掩模，依次刻蚀所述第二掩模层、第一掩模层和介质层。

可选地，所述介质层的材料为低介电常数材料或者超低介电常数材料。

可选地，所述图形化的光掩模层的开口尺寸大于所述第二掩模层的特征尺寸。

可选地，所述第一掩模层为金属硬掩模层。

可选地，所述第一掩模层的材料包括氮化钛、氮化硼或者两者的组合。可选地，所述第一掩模层的厚度小于或等于

可选地，所述第二掩模层的材料为氧化硅；所述侧墙的材料为氮化硅。

可选地，以所述图形化的光掩模层为掩模，依次干法刻蚀所述第二掩模层、第一掩模层和介质层。

可选地，所述半导体器件的制造方法还包括：

去除所述图形化的光掩模层，并以所述侧墙为掩模刻蚀剩余的第一掩模层以及部分介质层；

去除所述侧墙，并以第一掩模层为掩模，刻蚀剩余的介质层。

可选地，去除所述图形化的光掩模层，并以所述侧墙为掩模干法刻蚀剩余的第一掩模层以及部分介质层。

可选地，湿法刻蚀去除所述侧墙，并以第一掩模层为掩模，干法刻蚀剩余的介质层。