[发明专利]一种肖特基势垒MOS晶体管及其制备方法

说明书

技术领域

本发明属于CMOS超大集成电路(ULSI)中的场效应晶体管逻辑器件与电路领域，具体涉及一种结合台阶结构、环形栅结构和非对称源/漏结构的肖特基势垒MOS晶体管及其制备方法。

背景技术

早在20世纪60年代末，Lepselter和Sze就提出了肖特基势垒MOS场效应晶体管(Schottky Barrier MOSFET)结构。将源漏利用金属或硅化物来代替传统的掺杂，利用源端的载流子的直接隧穿势垒来实现导通。随着金属-氧化物-硅场效应晶体管(MOSFET)的尺寸不断缩小，短沟道效应对器件的影响越来越大。对于传统的MOS场效应晶体管，为了抑制短沟道效应，必须采用超浅结和陡变掺杂的源/漏区。而肖特基势垒源/漏区技术由于其可以利用简单的低温工艺实现超浅结和低寄生电阻源漏区，因而成为了对高掺杂源漏区的一种具有吸引力的替代技术。而且相比于传统工艺中激活杂质所需的温度，实现肖特基势垒源漏区所需的低温工艺要求较小的热预算，为高K和金属栅材料的使用提供了可能的解决办法。

然而传统的肖特基势垒MOS场效应晶体管(SB-MOSFET)也存在着一定的问题。首先，由于导通电流主要来源于源端载流子的隧穿，因而限制了开态导通电流的大小，较小的开态电流成为限制SB-MOSFET应用的一个主要原因之一；其次，SB-MOSFET存在较严重的双极效应，即在栅极加反向偏压时，器件也会产生较大的导通电流，从而使得栅极加一定的正向、反向偏压时都呈现较大的导通电流。这是因为在栅极施加反向偏压时(以N型衬底为例进行说明)，由于栅极偏压和漏端偏压方向相反，较大的电势差会降在漏端沟道-漏之间的肖特基结上，从而形成很薄的漏端势垒，促使沟道电子隧穿到漏端，产生导通电流。

发明内容

本发明为一种结合台阶结构、环形栅结构和非对称源/漏结构的肖特基势垒MOS场效应晶体管及其制备方法。在与现有CMOS工艺兼容并且保持了传统SB-MOSFET各种优点的条件下，该结构利用台阶结构、环形栅结构提高了开态电流、简化了工艺流程，并利用非对称源/漏结构抑制了双极效应。

本发明的技术方案如下：

一种结合台阶结构、环形栅结构和非对称源/漏结构的肖特基势垒MOS晶体管，包括一个环状栅电极，一个环状栅介质层，环状栅电极侧墙，一个有突起台阶结构的半导体衬底，一个源区，一个环状漏区。所述半导体衬底有凸起台阶结构；金属硅化物源区位于凸起台阶较高的平面上，环状金属硅化物漏区环绕凸起台阶并位于较低的平面上，栅介质层和栅电极位于凸起台阶的拐角处并围绕住台阶凸起呈环状，栅电极侧墙呈环状围在栅电极外侧并有一定厚度，以作为掩蔽形成漏端的underlap结构。

漏端underlap结构指的是栅在靠近漏端的一侧没有完全覆盖沟道而露出了一部分沟道及覆盖在其上的栅氧层。

所述源区(5)和漏区(6)可为任何导电性良好的金属或金属与衬底材料形成的化合物。

本发明所述MOS晶体管的制备方法，包括以下步骤：

(1)在半导体衬底上通过浅槽隔离定义有源区；

(2)光刻并刻蚀出台阶结构；

(3)生长栅介质层；

(4)淀积栅电极层，接着利用侧墙工艺形成环形栅电极；

(5)淀积侧墙层，接着利用侧墙工艺形成环形侧墙；

(6)漂去自然氧化层，使源/漏区(即台阶较高的平面和台阶较低平面上未被栅电极和侧墙掩蔽的区域)露出衬底材料，溅射一层金属，经过低温退火形成金属与半导体的化合物，接着去除未反应的金属，由于侧墙层的掩蔽作用能够自对准地形成不对称肖特基源/漏区，即漏端underlap结构；

(7)最后进入常规CMOS后道工序，包括淀积钝化层、开接触孔以及金属化等，即可制得所述的MOS晶体管。

上述的制备方法中，所述步骤(1)中的半导体衬底材料选自Si、Ge、SiGe、GaAs或其他II-VI，III-V和IV-IV族的二元或三元化合物半导体、绝缘体上的硅(SOI)或绝缘体上的锗(GOI)。

上述的制备方法中，所述步骤(3)中的栅介质层材料选自二氧化硅、二氧化铪、氮化铪等。

上述的制备方法中，所述步骤(3)中的生长栅介质层的方法为：常规热氧化、掺氮热氧化、化学气相淀积或物理气相淀积。

上述的制备方法中，所述步骤(4)中的栅电极层材料选自掺杂多晶硅、金属钴，镍以及其他金属或金属硅化物。

上述的制备方法中，所述步骤(5)中的侧墙层材料选自二氧化硅、二氧化铪、氮化铪等。