[发明专利]锁相回路以及相关的相位对齐方法

说明书

技术领域

本发明有关于锁相回路的控制方法与相关装置，尤指可以使锁相回路快速进入相位锁定的控制方法与装置。

背景技术

锁相回路已经在各样的电路应用中所采用，锁相回路可以作为时钟脉冲倍增器或是时钟脉冲产生器。举例来说，一个频率为10MHz的输入时钟脉冲，可以透过一锁相回路，来制造出具有频率为1GHz的输出时钟脉冲，且该输出时钟脉冲的相位与该输入时钟脉冲的相位有一定的对齐关系。

图1为已知的锁相回路10，包含有频率相位检测器(frequency/phasedetector)12、电荷泵(charge pump)14、环路滤波器(loop filter)16、电压控制振荡器(voltage-controlled oscillator，VCO)20、多模数除法器(multi-modulusdivider，MMD)22、三角积分调制解调器(sigma-delta modulator，SDM)24、以及分组(Bank)校正控制器26。频率相位检测器12透过增频信号UP与降频信号DN，送给电荷泵14关于参考信号F_REF与回馈信号F_DIV的频率与相位的关系。电荷泵14据以提供充放电电流。环路滤波器16大致收集充放电结果，产生控制信号V_CTRL，来控制电压控制振荡器20所输出的高频快速的振荡信号F_VCO。MMD 22把振荡信号F_VCO降频，产生回馈信号F_DIV。SDM 24则依据所希望达成的除数，由整数信号N_INT以及分数信号N_FRAC所构成，来产生当下的除数信号P_IN，以决定MMD 22应执行的频率除数N_DIV。频率相位检测器12、电荷泵14、环路滤波器16、VCO 20、以及MMD 22提供了信号回路，可以使回馈信号F_DIV的相位大致追随参考信号F_REF的相位。

为了降低锁相回路所产生的噪声，在操作时，VCO 20的电压至频率的增益会设计的很低。然而低增益会导致狭窄的可锁频范围。为了改善低增益所导致的狭窄可锁频范围，所以VCO 20设计有数个分组(Bank)，每个分组提供一相对应的可锁频范围。图2显示锁相回路10的操作时序。在一开始时，BANK校正控制器26把控制信号V_CTRL的电压固定在电压值V_REF，等于把锁相回路10开路(open loop)，然后于分组校正27中进行分组校正。于分组校正27的过程中，分组校正控制器26检查振荡信号F_VCO与参考信号F_REF之间的关系，然后透过设定选取信号BS，来选取VCO 20所要操作的分组。

当VCO 20的分组确定后，参考信号F_REF与回馈信号F_DIV的频率便接近，之后开始执行闭路环路(close loop)锁定29。分组校正控制器26使控制信号V_CTRL脱离电压值V_REF的箝制，锁相回路10成为闭路，以开始让回馈信号F_DIV的相位去追随频率相近的参考信号F_REF的相位。从闭路环路开始，到相位锁定的这段时间，被定义为锁定时间(lock time)。

图3所示为一种已知的频率相位检测器12。虽然在分组确定后，参考信号F_REF与回馈信号F_DIV的频率已落在相近范围内，但是参考信号F_REF与回馈信号F_DIV的相位则可能有相当差距，最大状况下差异可能达360度。图4显示了一种可能的信号时序图，由上而下，依序是参考信号F_REF、回馈信号F_DIV、增频信号UP与降频信号DN。在图4中，回馈信号F_DIV的相位迟于参考信号F_REF近360度，所以增频信号UP在参考信号F_REF的参考周期中，大多数的时间都是位于逻辑上的1。