[发明专利]对三维半导体组件边缘修整的方法及形成相应组件的方法

说明书

技术领域

本发明涉及一种半导体组件的制作方法，特别涉及一种运用斜角修整(bevel trimming)技术处理三维(3D)半导体组件的方法。

背景技术

由于集成电路的发明，半导体工业经历快速的成长，各种电子组件(例如晶体管、二极管、电阻器、电容器等)的整合密度增加。因此，组件最小特征尺寸减小，使更多的组件可整合至特定区域。

上述的改进大部分是以二维的方式进行，其中集成电路构件实质上占有半导体晶圆表面特定的面积。虽然在微影制程上的进步导致二维集成电路相当大的改进，然而二维上可达成的密度有其物理上的极限，此限制之一为制作构件所需的最小尺寸。另外，当芯片上置入更多的组件，往往需要更复杂的设计。

另一限制为当组件数量增加，组件间内联机数量和长度显著地增加，而内联机的数量和长度会造成延迟效应(RC delay)和能量消耗的增加。因此，业界发明出三维集成电路以解决以上的限制。对于一般的三维集成电路制作过程中，晶圆薄化是重要的制程。图1A～图1B显示制作三维半导体组件晶圆薄化制程中产生的问题。请参照图1A，提供晶圆102，其具有弧形边缘。包括堆栈层(图中未示出)的组件结构104形成于晶圆102上以制作集成电路。然后，请参照图1B，使用研磨制程来薄化晶圆102。然而，由于晶圆102的边缘为弧形，在薄化后，晶圆102的边缘具有尖锐的形状。具有尖锐边缘106的晶圆102容易沿着缺陷产生碎裂。此外，具有尖锐边缘106的晶圆102在运送过程中容易产生危险。

发明内容

根据上述，本发明提供一种对三维半导体组件进行边缘修整的方法，包括提供基底，基底上包括多个堆栈层，且基底中包括多个穿基底插塞(through substrate via，TSV)，其中基底的边缘是弧形；对基底的弧形边缘进行边缘修整步骤，以得到平坦的边缘；及对基底进行薄化步骤，以暴露上述穿基底插塞。

本发明提供一种形成三维半导体组件的方法，包括提供晶圆，晶圆上包括多个堆栈层，且晶圆中包括多个穿基底插塞(through substrate via，TSV)，其中晶圆的边缘是弧形；对晶圆的弧形边缘进行边缘修整步骤，以得到平坦的边缘；及对晶圆进行薄化步骤，直到暴露上述穿基底插塞，其中晶圆的平坦边缘垂直晶圆之表面。

为让本发明的特征能更明显易懂，下文特举实施例，并配合所附图式，作详细说明。

附图说明

图1A～图1B显示制作三维半导体组件晶圆薄化制成中产生的问题；

图2A～图2C示出解决晶圆薄化制程中形成尖锐边缘的一种方法；

图3A～图3D示出根据本发明一实施例的解决晶圆薄化制程中形成尖锐边缘的一种方法；

图4A～图4C示出了形成包括堆栈层的组件结构与穿基底插塞312(TSV)。

主要组件符号说明

102～晶圆；        104～组件结构；

106～尖锐边缘；    202～晶圆；

204～组件结构；    206～L形开口；

208～平坦边缘；    302～基底；

304～下表面；      306～上表面；

308～边缘；        310～组件结构；

312～穿基底插塞；  401～孔洞；

402～基底；        404～上表面；

405～导电层；    408～源极/汲极区；

410～闸极介电层；412～闸电极；

414～半导体组件；416～介电层；

418～插塞；      419～内联机；

420～导线；      422～接触垫；

424～保护层

具体实施方式

以下详细讨论实施本发明的实施例。可以理解的是，实施例提供许多可应用的发明概念，其可以较广的变化实施。所讨论的特定实施例仅用来揭示使用实施例的特定方法，而不用来限定公开的范围。

以下文中的“一实施例”是指与本发明至少一实施例相关的特定图样、结构或特征。因此，以下“在一实施例中”的叙述并不是指同一实施例。另外，在一或多个实施例中的特定图样、结构或特征可以适当的方式结合。值得注意的是，本说明书的图式并未按照比例绘示，其仅用来描述本发明。