[发明专利]存储器加速器缓冲器置换方法及系统

说明书

技术领域

本发明的实施例涉及缓冲器置换策略，更具体的涉及针对选定的微控制器处理器如先进RISC机(Advanced RISC Machine，ARM)进行优化的存储器加速器缓冲器置换策略。

背景技术

先进RISC机是基于精简指令集计算机(RISC)架构的微处理器和微控制器。ARM通常用于移动嵌入式设备中，并且一般性地用于低功率应用。应用ARM的设备通常由制造商编程，程序指令加载到非易失性只读存储器(ROM)中，例如闪存(flash)，EPROM或EEPROM。但是非易失性存储器比其他存储设备(例如寄存器或锁存器)需要经受长得多的访问时间。为了引用方便，本文中使用术语存储器表示相比于处理器速度具有相对长访问时间的存储设备，用术语缓冲器表示相比于处理器速度具有短访问时间的存储设备。为了使得从相对慢速的存储器中获取程序指令和数据所导致的延迟最小化，通常使用包括缓冲技术的高速缓存系统以将来自较慢速的存储器的程序指令和数据选择性的存储到较高速的缓冲器中供处理器访问。为了最小化所需要的缓冲器数量，缓冲器的存储大小典型地小于存储器的存储大小，并且对缓冲器进行重写以为新的指令或数据提供空间。缓冲器置换技术用于预测哪些程序指令或数据会被最频繁的访问，从而当新的指令或数据被加载到缓冲器中时确定哪些缓冲器可以被重写。有些处理器使用指令预取，指令预取是一种缓冲技术，其中当处理器正在访问在先指令时，把后续指令从存储器读取到高速缓存中。但是，对于某些处理器来说，包括使用指令预取的处理器，当前的缓冲器置换技术不够有效，因而需要一种优化的缓冲器置换技术来改善这些处理器的性能。

发明内容

一种采用优化缓冲器置换策略的微控制器，包括配置为存储指令的存储器、配置为执行程序指令的处理器、以及可操作的耦合在处理器和存储器之间的存储器加速器。存储器加速器配置为接收信息请求，并且当该请求由在先发起预取操作实现时，利用所请求的信息重写从中发起预取的缓冲器。

根据本发明实施例的微控制器包括：存储器加速器，可操作的耦合于处理器和存储器之间，该存储器加速器包括多个缓冲器，该存储器加速器配置为执行指令的当前指令流的预取操作，并且当预取操作由当前指令流的在先发起预取操作而引起时，将所述预取操作得到的信息存储到所述多个缓冲器中发起该预取操作的缓冲器中。存储器加速器还配置为当不存在当前指令流的在先发起预取操作时，将信息存储到所述多个缓冲器中的最近最少使用的缓冲器中。

根据本发明实施例的存储器加速器包括：存储器加速器控制模块，可操作的耦合到总线接口、缓冲器阵列以及存储器接口，该存储器加速器控制模块配置为执行指令的当前指令流的预取操作，并且只有当预取操作由当前指令流的在先发起预取操作而引起时，将预取操作得到的信息存储到缓冲器阵列中导致该预取操作的缓冲器中。存储器加速器控制模块还配置为当不存在当前指令流的在先发起预取操作时，将信息存储到缓冲器阵列中最近最少使用的缓冲器中。

根据本发明实施例的操作存储系统的方法包括：接收对存储器中信息的请求，该请求是当前指令流的预取的一部分；只有当预取由于当前指令流的在先发起预取操作而引起时，将信息存储到导致该预取的缓冲器中；以及在不存在当前指令流的在先发起预取操作时，将信息存储到最近最少使用的缓冲器中。

尽管本发明的一些实施例描述为用于ARM处理器，本领域的普通技术人员应该明了，本公开中描述的原理也适用于其他的处理器架构，例如其它RISC处理器设计、通用中央处理单元(CPU)或专用微处理器。本文中使用的术语信息是指程序指令或数据。

根据以下结合附图以示例性方式对本发明原理的详细说明，本发明的其它方面和优点将变得清晰。

附图说明

图1示出了根据本发明实施例的包括存储器加速器的微控制器的方框图。

图2示出了根据本发明实施例的布置在处理器和存储器之间的存储器加速器的方框图。

图3A示出了指令流中包含的指令的方框图。

图3B示出了在处理器请求之后不同阶段中的缓冲器阵列的方框图。

图4示出了根据本发明实施例的存储器加速器详细视图的方框图。

图5示出了根据本发明实施例的缓冲器置换策略的流程图。

具体实施方式