[发明专利]集成电路仿真方法及系统

说明书

技术领域

本发明涉及集成电路设计自动化领域，更具体地说，涉及一种集成电路 仿真的方法及系统。

背景技术

集成电路仿真是集成电路设计中的重要步骤之一，是为了验证集成电路 设计的逻辑和电路功能正确与否，以确保电路设计的准确性，而集成电路仿 真是集成电路设计流程中的一个主要耗时的过程之一，是左右集成电路设计 周期的一个重要影响因素之一，提高集成电路仿真速度可以有效地缩短集成 电路的设计周期，进一步的降低集成电路产品的设计成本并提高产品的竞争 力。

集成电路仿真要对集成电路网表上的每一个仿真时间点进行仿真计算， 在传统的集成电路仿真方法中，如图1所示，是在时间维度上作为一个整体， 逐个进行仿真时间点，也就是说，将集成电路网表作为一个整体的电路仿真 时间窗口，从整个电路仿真时间窗口的起始时间点开始，顺序进行仿真计算， 直至到达整个电路仿真时间窗口的终止时间点就结束电路仿真，这样，整个 电路的仿真时间为整个电路仿真时间窗口内各个仿真时间点所用的时间之 和。

而随着集成电路的功能日益复杂，其电路的规模也日益庞大，如何提高 集成电路仿真的速度成为一个研究热点，而随着计算机平台的计算资源的不 断发展，人们提出了多个计算资源进行并行执行计算任务的仿真技术，以提 高集成电路仿真的效率，而目前，这种并行计算主要体现在对同一仿真时间 点上不同仿真计算任务的并行执行，诸如器件方程计算并行化、稀疏矩阵求 解的并行化和电路不同结构部分的仿真计算并行化等。

虽然这些并行化提高了每个仿真时间点的速度，但整个电路的仿真时间 仍然为各个仿真时间点所用的时间之和，日益复杂的集成电路需要更高效率 的电路仿真方法，以有效地缩短集成电路的设计周期，提高产品的竞争力。

发明内容

本发明实施例提供一种集成电路仿真的方法及系统，实现了不同时间点 之间的并行仿真，大大提高了仿真效率。

为实现上述目的，本发明实施例提供了如下技术方案：

一种集成电路仿真方法，包括：

提供待测电路的电路网表和逻辑仿真结果；

将电路网表中的仿真时间点划分为N个连续的仿真时间窗口，每个仿真 时间窗口的仿真时间点为从仿真窗起点至仿真窗终点的连续时间点，第n+1 个仿真时间窗口的仿真窗起点为第n个仿真时间窗口的仿真窗终点之前的仿 真时间点，以使相邻仿真时间窗口之间具有重叠时间区，N、n为正整数，1 ≤n＜N；

根据逻辑仿真结果中与每个仿真时间窗口的仿真窗起点相对应的时间点 的逻辑状态值，确定每个仿真时间窗口在仿真窗起点的电路仿真初始数据；

根据各仿真时间窗口的电路仿真初始数据，以并行方式进行各个仿真时 间窗口的电路仿真计算，在第n个仿真时间窗口与第n+1个仿真时间窗口的 重叠时间区内结束第n个仿真时间窗口的电路仿真计算；

根据各个仿真时间窗口的电路仿真计算的结果进行数据拼接，以得到包 括电路网表中所有仿真时间点的待测电路仿真结果。

可选地，将电路网表中的仿真时间点划分为N个连续的仿真时间窗口的 的步骤包括：

获取待测电路的电路网表的起始时间T_s和结束时间T_e；

确定仿真时间窗口数目为N；

将每个仿真时间窗口的长度定义为T_sim-win＝(T_e-T_s)/N*(1+k)，k的数值 范围为(0，1)；

根据仿真时间窗口的长度，确定N个连续的仿真时间窗口，仿真时间窗 口的仿真窗起点t_(s，n)及仿真窗终点t_(e，n)，其中，t_(s，1)＝T_s，t_(e，N)＝T_e，t_(s，n)＝ (T_e-T_s)/N*(n-1-k/2)，t_(e，n)＝(T_e-T_s)/N*(n+k/2)，第n+1个仿真时间窗口 与第n个仿真时间窗口的重叠时间区为(T_e-T_s)/N*k，1＜n＜N。

可选地，所述k的数值范围为(0，0.05)。