[发明专利]内部电压发生电路和半导体集成电路

权利要求书

1.一种半导体集成电路，包括：

第一存储体组和第二存储体组；

第一内部电压控制单元，所述第一内部电压控制单元被配置成产生在对所述第一存储体组中所包括的存储体执行第一读取操作或第一写入操作时被使能的第一使能脉冲；以及

第一内部电压发生单元，所述第一内部电压发生单元被配置成响应于所述第一使能脉冲来产生第一内部电压并将所述第一内部电压提供至所述第一存储体组，

其中，所述第一使能脉冲的使能时间段被设置成在所述第一写入操作中比在所述第一读取操作中长。

2.如权利要求1所述的半导体集成电路，其中，所述第一内部电压控制单元包括：

组信号发生部，所述组信号发生部被配置成产生与存储体激活信号同步地被使能的组脉冲信号和组激活信号；

延迟突发信号发生部，所述延迟突发信号发生部被配置成接收突发信号，产生在所述第一写入操作中比在所述第一读取操作中具有更长的使能时间段的突发选择信号，以及产生具有由所述组激活信号和所述突发选择信号设置的使能时间段的延迟突发信号；以及

使能脉冲发生部，所述使能脉冲发生部被配置成产生响应于所述组脉冲信号被使能且响应于所述延迟突发信号被禁止的所述第一使能脉冲。

3.如权利要求2所述的半导体集成电路，其中，所述组信号发生部包括：

脉冲信号发生部分，所述脉冲信号发生部分被配置成与第一、第二、第三和第四存储体激活信号同步地产生第一、第二、第三和第四脉冲信号；

组脉冲信号发生部分，所述组脉冲信号发生部分被配置成接收所述第一、第二、第三和第四脉冲信号并产生所述组脉冲信号；以及

组激活信号发生部分，所述组激活信号发生部分被配置成产生比所述组脉冲信号具有更长的使能时间段的所述组激活信号。

4.如权利要求2所述的半导体集成电路，其中，所述延迟突发信号发生部包括：

第一时间段控制部分，所述第一时间段控制部分被配置成控制所述突发信号的脉冲宽度并产生第一时间段信号；

第二时间段控制部分，所述第二时间段控制部分被配置成控制所述第一时间段信号的使能时间段并产生第二时间段信号；

选择性输出部分，所述选择性输出部分被配置成响应于写入信号而选择性地输出所述第一时间段信号或所述第二时间段信号作为所述突发选择信号；以及

延迟突发信号输出部分，所述延迟突发信号输出部分被配置成响应于所述组激活信号将所述突发选择信号传送作为所述延迟突发信号。

5.如权利要求4所述的半导体集成电路，其中，所述第一时间段信号的使能时间段被设置成比所述突发信号的使能时间段长，且所述第二时间段信号的使能时间段被设置成比所述第一时间段信号的使能时间段长。

6.如权利要求5所述的半导体集成电路，其中，当执行所述第一写入操作时，所述选择性输出部分输出所述第二时间段信号作为所述突发选择信号。

7.如权利要求1所述的半导体集成电路，还包括：

第二内部电压控制单元，所述第二内部电压控制单元被配置成产生在对所述第二存储体组中所包括的存储体执行第二读取操作或第二写入操作时被使能的第二使能脉冲；以及

第二内部电压发生单元，所述第二内部电压发生单元被配置成响应于所述第二使能脉冲而产生第二内部电压并将所述第二内部电压提供至所述第二存储体组，

其中，所述第二使能脉冲的使能时间段被设置成在所述第二写入操作中比在所述第二读取操作中长。

8.如权利要求7所述的半导体集成电路，其中，所述第二内部电压控制单元包括：

组信号发生部，所述组信号发生部被配置成产生与存储体激活信号同步地被使能的组脉冲信号和组激活信号；

延迟突发信号发生部，所述延迟突发信号发生部被配置成接收突发信号，产生在所述第二写入操作中比在所述第二读取操作中具有更长的使能时间段的突发选择信号，以及产生具有由所述组激活信号和所述突发选择信号设置的使能时间段的延迟突发信号；以及

使能脉冲发生部，所述使能脉冲发生部被配置成产生响应于所述组脉冲信号被使能且响应于所述延迟突发信号被禁止的所述第二使能脉冲。