[发明专利]一种面向SoC芯片的晶圆级高温老化测试调度方法

说明书

技术领域

本发明涉及集成电路技术领域，尤其涉及集成电路的晶圆级老化测试方法。

背景技术

为了使芯片产品在交付用户之前渡过其失效率“浴盆曲线”的早期失效阶段，需要对芯片进行老化测试。WLTBI(Wafer Level Test during Burn In)技术在晶圆表面上同时进行芯片的故障覆盖测试(通常面向固定故障，Stuck-At Faults)和老化测试，对于提高芯片生产良率、降低芯片成本具有明显作用，国际半导体技术发展路线(ITRS：International Technology Roadmap for Semiconductors)已将其列为当今芯片测试技术中的重要发展方之一。采用WLTBI技术后的芯片封装测试与传统芯片封装测试在流程上具有显著区别，测试环节前移可大大减少不必要的后续封装成本，及时反馈前段工艺过程中的系统性问题、简化获取多芯片封装MCP：Multi Chip Package)或系统芯片封装(SiP：System in Package)芯片所需的KGD(Known Good Die)过程，因此该技术近年来获得了快速发展和应用。

WLTBI的实施需要用特定测试矢量激励芯片完成一系列状态转换，可通过多种方式进行：(1)使用特定金属层作为测试通路，完成测试任务后在后续工序中将该层金属去除。该方法被称为金属牺牲层法(sacrificial metal method)，需要额外的工序支持，只有Intel等IDM(Integrated Design and Manufacture)公司才能采用。(2)直接使用探针接触被测芯片的pad，并施加测试激励。其实施需成倍增加普通探针台(Prober)设备中的探针数量，并加装温度控制系统方可实现。(3)基于BIST(Built-In-Self Test)的方法，在芯片设计时内嵌BIST电路和DfT(Design for Test)结构，用于支持故障覆盖和老化测试功能。纯BIST方法的芯片实现代价高，灵活性不佳，标准化程度低。

一般的温度老化测试存在一个潜在的假设，即测试过程中，被测电路(CUT：Circuit Under Test)所有面积上处处温度相同。因此实施老化测试时主要手段为控制CUT的环境温度，通常依靠老化炉实现。然而，在芯片实际工作时，片上各功能模块并非同时做同等的动作，芯片内不同模块之间的温度分布并不均匀，甚至在同一个电路模块内的各电路节点上温度也不相同，因此实际情况与上述假设有所偏差。芯片的高温老化故障通常是由于电路中局部热量累积过快，温度急速上升而导致“热点”的产生。也就是说，芯片工作时的片内局部温度才是芯片高温失效的直接因素。因此对高温老化测试而言，使电路中产生“热点”比模拟环境温度更有效。

基于硅知识产权(Silicon IP：Silicon Intellectual Property)复用的系统芯片(SoC：System on Chip)，其所使用的IP可能来自于不同IP供应商，各IP硬核所能够承受的实际工作温度应力范围可能并不相同。对SoC芯片施加环境温度时，可能导致某些IP可靠性试验不充分，而有些IP则承受着过量应力的情况。因此使SoC芯片中的不同电路模块工作于不同的测试温度，不但可使老化测试更合乎芯片实际工作情形，还有利于从温度应力试验角度进行芯片产品品质分级(Binning)。

发明内容

本发明针对晶圆或晶圆级封装，提出一种面向SoC芯片的晶圆级高温老化测试调度的方法，可达提高老化测试的精确性和减少测试成本的目的。

为解决上述技术问题，本发明利用测试模式下芯片所产生的高热量对芯片进行加热，以电路节点功耗为导向的，设计了靶向老化能力的测试调度方法。

该方法考虑资源冲突、测试程序中的优先条件设置、测试功耗限制等约束条件下，以测试期间的测试温度可控性最大化以及测试时间最小化为优化目标，利用三维装箱模型建模(模型如图1所示)，对该测试矢量集进行合理测试调度。通过控制各测试矢量的施加时间，从而控制电路模块或SoC芯片的测试温度，并控制WLTBI测持续时间；通过安排测试数据在不同测试路径上的发送时序，从而增强测试并行性，减少测试时间，其工作原理见图2。