[发明专利]制造具有掩埋位线的半导体器件的方法

说明书

相关申请的交叉引用

本申请要求2010年12月30日提交的韩国专利申请10-2010-0139486的优先权，本文通过引用包括该申请的全部内容。

技术领域

本发明的示例性实施例涉及一种制造半导体器件的方法，具体而言，涉及一种制造具有掩埋位线的半导体器件的方法。

背景技术

随着动态随机存取存储(DRAM)器件集成度的增加，2维(2D)结构达到极限。因此，正在开发具有垂直栅(Vertical Gate，VG)的3维(3D)DRAM，其在下文称为VG DRAM。

具有垂直栅的3D DRAM可以包括有源区，所述有源区中的每个都是由本体(body)和形成在本体之上的柱(pillar)形成；掩埋位线BBL；以及垂直栅VG。相邻有源区的本体彼此被沟槽分隔开，并且掩埋位线BBL被形成在构槽中。每个掩埋位线BBL与每个有源区的侧壁电连接。每个垂直栅VG被形成在掩埋位线BBL之上的柱的侧壁上，并且源和漏被形成在柱中。垂直栅VG用在形成源与漏之间的垂直沟道。

为了驱动掩埋位线中的单元，可以使用一侧接触(One-Side-Contact，OSC)工艺。一侧接触工艺也可以称为单侧接触(Single-Side-Contact，SSC)。一侧接触工艺是在有源区中形成接触同时使有源区与相邻有源区绝缘的工艺。

因为在具有垂直栅结构的3维DRAM中位线具有掩埋结构，所以掩埋位线BBL的面积受到限制。因此，可以使用金属层形成具有低位线电阻的掩埋位线BBL。为了将金属层填充到深沟槽中而不产生空隙，可以使用化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺。

掩埋位线BBL可以由氮化钛(TiN)层和钨(W)层形成。通过CVD工艺沉积氮化钛(TiN)层和钨(W)层。

在此，当减少掩埋位线BBL的线宽度时，可能发生电阻剧烈增加，因为掩埋位线BBL中的钨(W)所占据的面积被降低而氮化钛(TiN)层的厚度保持相同。

因为CVD工艺导致钨层的粗糙表面，所以可能产生空隙及裂缝。

当执行后续回蚀工艺以获得期望位线高度时，掩埋位线BBL可能不合要求地被切断或被刺穿至下衬底，并因此可能产生有缺陷的半导体器件产品。

发明内容

本发明的示例性实施例涉及一种可以降低掩埋位线电阻的半导体器件制造方法。

根据本发明的一个示例性实施例，制造半导体器件的方法包括以下步骤：刻蚀衬底以形成分隔有源区的沟槽；形成具有开口以使每个有源区的侧壁的一部分开放的绝缘层；形成硅层图案以间隙填充每个沟槽的一部分并覆盖绝缘层中的开口；在硅层图案之上形成金属层；以及形成金属硅化物层作为掩埋位线，其中当金属层与硅层图案反应时，形成金属硅化物层。

根据本发明的另一示例性实施例，制造半导体器件的方法包括以下步骤：刻蚀衬底以形成分隔有源区的沟槽；形成具有开口以使每个有源区的侧壁的一部分开放的绝缘层；在绝缘层之上形成硅层以间隙填充每个沟槽的一部分；在绝缘层的侧壁的部分上形成间隔部；通过使用间隔部作为刻蚀阻挡层刻蚀硅层；在被刻蚀的硅层之上形成金属层；以及形成金属硅化物层作为掩埋位线，其中当金属层与硅层反应时形成金属硅化物层。

附图说明

图1A至图1F是描述根据本发明的第一示例性实施例制造半导体器件的方法的剖面图。

图2A至图2F是描述根据本发明的第二示例性实施例制造半导体器件的方法的剖面图。

图3A至图3H是描述根据本发明的第三示例性实施例制造半导体器件的方法的剖面图。

图4A至图4J是描述根据本发明的示例性实施例形成开口的方法的剖面图。

图5描述根据本发明的一个方面的计算机系统的实施例。

具体执行方式

下面将参照附图更详细地描述本发明的示例性实施例。然而，本发明可以以不同形式执行并不应该解释为受到本文所列实施例的限定。

另外，提供这些实施例是为了使本说明书充分和完整，并向本领域技术人员传达本发明的范围。在本说明书中，相似的附图标记在本发明的不同附图和实施例中表示相似的部分。

附图并非依比例绘制，并且在一些实例中，为了清楚地描述实施例的特征可能对比例作夸大处理。当提及第一层在第二层“上”或在衬底“上”时，它不仅表示第一层直接形成在第二层或衬底上的情况，而且还表示在第一层与第二层或衬底之间存在第三层的情况。