[发明专利]金属铜大马士革互联结构的制造方法有效

专利信息
申请号: 201110274227.1 申请日: 2011-09-15
公开(公告)号: CN102364670A 公开(公告)日: 2012-02-29
发明(设计)人: 郑春生;张文广;徐强;陈玉文 申请(专利权)人: 上海华力微电子有限公司
主分类号: H01L21/768 分类号: H01L21/768
代理公司: 上海思微知识产权代理事务所(普通合伙) 31237 代理人: 陆花
地址: 201203 上海市浦*** 国省代码: 上海;31
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摘要:
搜索关键词: 金属 大马士革 联结 制造 方法
【说明书】:

技术领域

发明涉及半导体集成电路制造领域,尤其涉及一种金属铜大马士革互联 结构的制造方法,以杜绝干法蚀刻和/或灰化工艺等在传统工艺中导致的低介电 常数的损伤。

背景技术

随着半导体集成电路工艺技术的不断进步,当半导体器件缩小至深亚微米 的范围时,互联中的电阻(R)和电容(C)易产生寄生效应,导致金属连线传 递的时间延迟(RC time delay)。为了克服互联中的寄生效应,越来越多的人在 超大规模集成电路后段互联的集成工艺中,采用低阻值材料(铜)或低介电常 数(low k dielectric)的隔离物质来减少因寄生电阻与寄生电容引起的RC延迟 时间。然而,当金属导线的材料由铝转换成电阻率更低的铜的时候,由于铜很 快扩散进氧化硅和硅,且铜的蚀刻较为困难,因此,现有技术通过转变到双大 马士革结构,然后填入铜来实现铜互联,以促使低阻值材料如铜或低介电常数 材料在集成电路生产工艺中的应用。

现有比较通用的一种双大马士革工艺,以晶片制造后段制程(Back-end of  line,BEOL)中通孔优先(Via first)工艺流程为例,可以参见图1A至图1I。

这种工艺提供基底层,基底层上形成金属介电层,图1A至图1I均缺省这 一步,后续不再赘述。

首先,参见图1A,在金属介电层100中预先电镀铜102,然后在金属介电 层100表面上由下至上依次形成蚀刻阻挡层(Etch Stop layer)104、超低介电层 (Ultra-low dielectric constant,ULK)106、硬掩膜层(Hard mask,HM)108、 第一抗反射涂层(BARC)110、图形化的第一光刻胶(PR)112,以便进行后续 工艺通孔制作。

其次,参见图1B和图1C,在ULK上蚀刻出通孔(Via)113,然后通过灰 化(Ashing)工艺去除第一光刻胶和第一抗反射涂层后,会在ULK的侧壁上形 成损伤114。

接着,参见图1D,在蚀刻出的通孔中以及硬掩膜层表面上沉积第二抗反射 涂层116,然后在第二抗反射涂层上由下至上依次沉积低温氧化物(LTO)、对 应于沟槽的图形化的第二光刻胶120,以便后续工艺进行沟槽制作。

继而,参见图1E,在蚀刻出导线用的沟槽117后,会加深ULK的侧壁上低 介电常数材料的损伤。

于是,参见图1F和图1G,同样采用灰化工艺去除第二光刻胶,以及同样 采用干法蚀刻去除蚀刻阻挡层后,在ULK侧壁上形成了一层介电常数越变越高 的薄层114。

此后,参见图1H,采用电镀铜工艺进行金属铜122填充,以形成ULK、金 属介电层之间互联的双大马士革结构。

最后,参见图1I,对顶部多余的金属铜122、硬掩膜层108进行化学机械抛 光(CMP)工艺以形成金属互联层,造成表层损伤124。

目前双大马士革结构中使用的主流的低介电常数隔离氧化物通常是掺碳氧 化硅(carbon doped oxide),碳原子和空洞的引入主要目的是降低介电常数。在 通孔蚀刻(Via etch)(图1B所示)、灰化处理(图1C和图1F所示)、沟槽蚀刻 (图1E所示)以及蚀刻阻挡层开口(line open),尤其ULK和金属介电层之间 的金属间介电层蚀刻(Inter-Metal Dielectric etch,IMD etch)(图1G所示)时, 碳原子在干法蚀刻的气氛下极易被消耗掉,随着干法蚀刻的多次使用,形成一 层介电常数越变越高的薄层114,也就是所谓的损伤层,同样的问题也会在灰化 处理过程中出现,均会造成掺杂碳原子流失造成介电常数升高;经过CMP(图 1I所示)之后,由于掺碳氧化硅中存在着空洞,CMP进行过程中不断有杂质渗 入到空洞,从而也会改变介电常数,通常会造成表层的损伤124。

由此可见,引用这种新材料作为低介电常数隔离氧化物应用于双大马士革 结构中时,在形成双大马士革结构的处理过程中存在工艺过程对不同表面将产 生不同水平的破坏,尤其是金属间介电层之间的区域,如沟槽侧壁、沟槽之间 的表面区域以及沟槽底部。在这些区域中的材料受损的薄层会引起介电常数的 增大,导致介电常数的降低。因此,这种新材料的引入增加了工艺整合难度。

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