[发明专利]掩模及决定掩模图案的方法

说明书

技术领域

本发明涉及一种掩模及决定掩模图案的方法，且特别涉及一种用于制备阵列排列的圆形图案的掩模及决定该掩模图案的方法。

背景技术

半导体存储器装置，例如动态随机存储(DRAM)装置，其具有多个存储单元，每一存储单元是由一存取晶体管及一储存电容器所构成。如要提高单元密度，势必需要减小该晶体管及该电容器的尺寸，以避免增加存储器芯片的尺寸。高集成密度和小尺寸半导体装置相关。因此，有必要提供先进的技术以形成导电层间的接触(Contact)而确保该半导体存储器装置的运作。由于集成电路装置的设计已减小至次50纳米(Sub-50nm)尺寸，存储晶体管或存储阵列的关键尺寸在形成接触时面临了蚀刻工艺的极限。

参考图1，显示适用于掩模的第一种现有初步设计图案。该第一初步设计图案1是用于在一掩模上产生对应的图案。该第一初步设计图案1包括一基本部分11及多个矩形部分12，其中该多个矩形部分12对应该掩模的可透光区域，且该基本部分11对应该掩模的不透光区域。该多个矩形部分12是以棋盘方式排列在该基本部分11上。该多个矩形部分12具有相同尺寸，每一矩形部分12具有四个边121及一宽度W。二个相邻矩形部分12的对应位置间的距离定义为一间距P。每一矩形部分12的每一边是面对相邻矩形部分12的一边。也即，每一矩形部分12是以边对边方式面对其相邻的矩形部分，且该多个矩形部分12间的间隙G₁为均一。

参考图2，显示适用于掩模的第二种现有的初步设计图案。为了找到较佳的归一化影像对数斜率(Normalized Image Log-slope，NILS)或聚焦深度(Depth of Focus，DOF)，该第一初步设计图案1被施加一全面偏移(Global Bias)B₁以形成一第二初步设计图案2。该第二初步设计图案2包括一基本部分21及多个矩形部分22。每一矩形部分22是由该矩形部分12扩大而成，且具有一宽度W₁，其中W₁＝W+2 B₁，且W₁＜P。

参考图3显示适用于掩模的第三种现有的初步设计图案。该第一初步设计图案1被施加一全面偏移B₂以形成一第三初步设计图案3。该第三初步设计图案3包括多个矩形部分32。每一矩形部分32是由该矩形部分12扩大而成，且具有一宽度W₂，其中W₂＝W+2B₂＝P。如图3所示，由于W₂＝P，该第三初步设计图案3不具有基本部分。因此，该图案的特征消失了，且该第三初步设计图案3无法用于在掩模上产生对应的图案。如上所述，全面偏移的容许量(Tolerance)受限于该间距P。也即，当W₂等于P时，全面偏移即无法再增加。

发明内容

本发明的目的在于为解决上述技术问题而提供一种掩模及决定掩模图案的方法。

本发明提供一种掩模，其用于制备阵列排列的圆形图案。该掩模包括一基材及多个矩形区域，其中该多个矩形区域的透光性与该基材的透光性不同。该多个矩形区域以阵列方式排列在该基材上，且该多个矩形区域间的间隙不均一。

本发明还提供一种掩模，其用于制备阵列排列的圆形图案。该掩模包括一基材及多个矩形区域，其中该多个矩形区域的透光性与该基材的透光性不同，该多个矩形区域是以阵列方式排列在该基材上。该掩模具有一纵轴，每一矩形区域具有四个边，且该纵轴与每一矩形区域的一边间具有一夹角。

本发明还提供一种决定掩模图案的方法。该方法包括以下步骤：(a)提供一初步设计图案，该初步设计图案包括一基本部分及多个矩形部分，该多个矩形部分是以阵列方式排列在该基本部分上，且该多个矩形部分间的间隙不均一；及(b)根据该初步设计图案产生该掩模的图案。

本发明还提供一种决定掩模图案的方法。该方法包括以下步骤：(a)提供一初步设计图案，该初步设计图案包括一基本部分、多个矩形部分及一纵轴，该多个矩形部分是以阵列方式排列在该基本部分上，每一矩形部分具有四个边，且该纵轴与每一矩形部分的一边间具有一夹角；及(b)根据该初步设计图案产生该掩模的图案。

在本发明中，可以找到较佳的归一化影像对数斜率(Normalized Image Log-slope，NILS)或聚焦深度(Depth of Focus，DOF)，且可施加较大的全面偏移(Global Bias)。