[发明专利]一种MOS晶体管局部应力的引入技术

说明书

技术领域

本发明属于半导体器件领域，尤其涉及关于在金属氧化物半导体(MOS)晶体管栅极下面的沟道区引入局部应力的新技术。

背景技术

半导体集成电路自诞生以来，一直按照摩尔定律飞速的发展，器件的特征尺寸已经进入到纳米数量级，随之而来的短沟道效应限制了器件性能的进一步提高。采用应变硅技术可以通过提高半导体器件的载流子迁移率来提高器件的电流驱动能力，而且与现有的工艺技术有良好的兼容性。

在应变硅技术中，MOS晶体管(有时叫MOS管或MOS器件)沟道区的张应力能够提升电子的迁移率，压应力能够提升空穴的迁移率。一般而言，在N型金属氧化物半导体场效应管(NMOSFET，也叫NMOS)的沟道区引入张应力来提升NMOS器件的性能，在P型金属氧化物半导体场效应管(PMOSFET，也叫PMOS)的沟道区引入压应力来提升PMOS器件的性能。

目前，已经报道了多种应力引入技术，从工艺角度来讲，应变硅技术主要分为衬底诱生应变和工艺诱生应变。衬底诱生应变，是指从半导体器件的衬底引入双轴应变到沟道区域，如应变弛豫缓冲层结构(Strained Relaxed Buffer，缩写为SRB)、绝缘层上的锗硅(SiGe On Insulator，缩写为SGOI)和绝缘层上的应变硅(Strained Silicon On Insulator，缩写为SSOI)等。工艺诱生应变，一般是单轴应变，是指在半导体器件制作的工艺流程中自然而然的引入应力到沟道区域，如浅槽隔离(Shallow Trench Isolation，缩写为STI)、刻蚀停止阻挡层(Contact Etch Stop Liners，缩写为CESL)和锗硅源漏(SiGe S/D)等。一般而言，在应变硅技术中，采用的应力源主要来自于薄膜淀积过程中产生的本征应力，如CESL，材料之间因热膨胀系数的差异引入的热失配应力，如STI，材料层之间晶格参数的差异引入的晶格失配应力，如SiGe S/D，工艺过程中材料体积的改变，如Si氧化变成SiO₂体积膨胀了2.2倍。衬底诱生应变技术，往往会因SiGe层较低的热导率，产生自热效应，导致Ge发生扩散，使得由衬底引入到沟道区的应变产生应力弛豫现象，影响器件性能的稳定。相比衬底诱生应变技术而言，工艺诱生应变技术与现有的互补金属氧化物半导体晶体管(Complementary Metal Oxide Semiconductor Transistor，缩写为CMOS)工艺技术具有良好的兼容性，且制造方法简单，成本较低，受到业界的广泛青睐。

但是目前的工艺诱生应变技术仍然存在一些不足，如工艺过程中因材料体积的改变而在器件中引入的应力容易在器件中引入缺陷等问题，对器件性能产生负面影响，这往往不是器件制作所需要的。

发明内容

本发明的目的是为了解决上述所存在的不足之处，提供一种通过工艺过程中材料体积的改变来引入应力到MOS器件的沟道区，使之形成应变硅MOS器件。

本发明提供的MOS晶体管局部应力的引入技术，它主要是通过在多晶硅氧化过程中体积的膨胀来引入应力的。与现有的工艺诱生应变技术相比，本发明采用的新的应力引入技术只需通过湿氧氧化工艺即可实现，工艺简单，易于控制，成本较低，与传统的MOS工艺兼容，增加了工艺诱生应变技术的多样性，同时也提高了应变硅器件设计的灵活性。

本发明涉及的新的局部应力的引入技术的MOS器件结构剖面图如附图1所示：该MOS器件包括有半导体衬底10，阱区12，浅槽隔离区14，源漏(S/D)区16，源漏区上方区域18，栅氧化层20，多晶硅栅22，侧墙24，氮化硅覆盖保护层26，MOS器件沟道区30，二氧化硅图形窗口32。