[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体器件领域，更具体地，涉及一种能够减小鳍片底部漏电流的半导体器件及其制造方法。

背景技术

鳍式场效应晶体管(FinFET)由于对短沟道效应的良好控制而倍受关注。图1中示出了示例FinFET的透视图。如图1所示，该FinFET包括：体Si衬底100；在体Si衬底100上形成的鳍片101；跨于鳍片101上的栅堆叠102，栅堆叠102例如包括栅介质层和栅电极层(未示出)；以及隔离层(如SiO₂)103。在该FinFET中，在栅电极的控制下，在鳍片101中具体地在鳍片101的三个侧面(图中左、右侧面以及顶面)中产生导电沟道。也即，鳍片101位于栅电极之下的部分充当沟道区，源、漏区则分别位于沟道区两侧。

在图1的示例中，FinFET形成于体半导体衬底上，但是FinFET也可以形成于其他形式的衬底如绝缘体上半导体(SOI)衬底上。另外，图1所示的FinFET由于在鳍片101的三个侧面上均能产生沟道，从而也称作3栅FET。例如，通过在鳍片101的顶壁与栅堆叠102之间设置隔离层(例如氮化物等)来形成2栅FET，此时鳍片101的顶面没有受到栅电极的控制从而不会产生沟道。

但是，如图1中所示，鳍片的底部被SiO₂隔离层103所围绕，从而栅电极无法对这一部分进行有效的控制。因而，即使在截止状态下，通过鳍片底部也能够在源、漏区之间形成电流路径，从而导致漏电流。

因此，需要一种新颖的半导体器件及其制造方法，其能够有效降低鳍片底部的漏电流。

发明内容

本发明的目的在于提供一种半导体器件及其制造方法。

根据本发明的一个方面，提供了一种半导体器件，包括：半导体层；对所述半导体层构图形成的鳍片；以及跨于所述鳍片上的栅堆叠，其中，所述鳍片在底部包括掺杂的阻挡区。优选地，对于p型器件，阻挡区可以包括n型掺杂剂；对于n型器件，阻挡区可以包括p型掺杂剂。

在此，鳍片可以包括若干具有不同高度的鳍片。这种不同高度的鳍片例如可以通过对同一半导体层进行不同深度的刻蚀而获得。为了精确控制刻蚀的深度，可以设置鳍片主体材料子层和刻蚀停止层的交替堆叠来构成半导体层。

根据本发明的另一方面，提供了一种制造半导体器件的方法，包括：提供半导体层；对所述半导体层进行构图以形成鳍片；在所述鳍片的底部形成掺杂的阻挡区；以及横跨所述鳍片形成栅堆叠。

优选地，在鳍片的底部形成掺杂的阻挡区的步骤可以包括：在鳍片的两侧，向半导体层中注入掺杂剂；以及进行退火，激活注入的掺杂剂，使得掺杂剂扩散到鳍片的底部。

根据本发明的实施例，通过在鳍片底部形成阻挡区，从而有效防止了源、漏区之间通过鳍片底部而形成的漏电流。此外，根据本发明的实施例，通过将用来构成鳍片的半导体层刻蚀不同的深度，可以形成具有不同高度的鳍片，从而提供具有不同宽度的沟道，并因此提供具有不同驱动能力的器件。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1示出了根据现有技术的FinFET的示意透视图；

图2示出了根据本发明实施例的半导体器件的示意透视图；

图3(a)-3(h)示出了根据本发明实施例的制造半导体器件的流程中各阶段得到的结构的示意剖面图；

图4示出了根据本发明另一实施例的半导体器件的示意剖面图；

图5示出了根据本发明另一实施例的半导体器件的示意透视图；以及

图6(a)-(j)示出了根据本发明另一实施例的制造半导体器件的流程中各阶段得到的结构的示意剖面图。

具体实施方式

以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。

在附图中示出了根据本发明实施例的半导体器件的各种结构图及截面图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。