[发明专利]低源漏接触电阻MOSFETs及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种有效降低了源漏接触电阻的MOSFETS及其制造方法。 

背景技术

IC集成度不断增大需要器件尺寸持续按比例缩小，然而电器工作电压有时维持不变，使得实际MOS器件内电场强度不断增大。高电场带来一系列可靠性问题，使得器件性能退化。例如，MOSFET源漏区之间的寄生串联电阻会使得等效工作电压下降。 

图1所示为现有技术中重掺杂源漏上带有金属硅化物的MOSFET，其中，在衬底100上形成由栅介质层210、栅电极220共同构成的栅堆叠结构200，以栅堆叠结构200为掩模进行第一次源漏离子注入形成轻掺杂源漏区(LDD)或源漏扩展区310，然后在栅堆叠结构200两侧形成有隔离侧墙400，以隔离侧墙400为掩模进行第二次源漏离子注入形成重掺杂源漏区320，然后通过自对准硅化物工艺在隔离侧墙400两侧的重掺杂源漏区320上形成金属硅化物的源漏接触500。值得注意的是，图1以及后续附图中，为了方便示意起见，仅显示了体硅衬底上的各种结构，但是本发明依然适用于SOI衬底。 

为了简便明了起见，仅显示了MOSFET器件的左半边结构，其中源漏串联寄生电阻Rsd如图所示由四部分电阻串联构成，包括源漏扩展区310与栅堆叠200重叠部分的电阻Rov、源漏扩展区310的电阻Rext、源漏接触500下方重掺杂源漏区320的电阻Rdp、源漏接触500与重掺杂源漏区320之间的接触电阻Rc sd，也即Rsd＝Rcsd+Rdp+Rext+Rov。随着技术节点持续推进，器件尺寸持续减小，这些电阻随着器件尺寸缩小均会增大，而其中接触电阻Rc sd尤为重要、起到了越来越重要的作用。例如在物理栅长小于53nm的器件中，接触电阻Rcsd占整个源漏串联寄生电阻Rsd的60％以上。 

如下表1所示，依照2010年技术路线图，在未来十年时间内，全耗尽SOI(FDSOI)器件所能允许的最大接触电阻将达到10^-9Ω*cm²的 量级，这给器件设计和制造带来了极大的挑战。 

表1 

而由金属与半导体(例如n型半导体)之间的导电机制可知，接触电阻是势垒高度和宽度的函数：当半导体掺杂浓度较低、肖特基势垒高度较大时，导电机制为热电子发射，金属与半导体构成肖特基接触；当半导体掺杂浓度适中、肖特基势垒高度中等时，导电机制为热电子-场发射的结合，金属与半导体之间的接触介于肖特基接触与欧姆接触之间；当半导体掺杂浓度较高、肖特基势垒高度较低时，导电机制为场发射，金属与半导体构成欧姆接触，此时电子能较容易越过势垒也即接触电阻较低。可见，为了降低接触电阻Rcsd，金属与半导体之间必须构成欧姆接触。 

接触电阻Rcsd的大小由其电阻率ρ_c确定，而对于欧姆接触而言，ρ_c正比于和肖特基势垒高度、掺杂浓度以及有效载流子质量相关的函数，如下数学式(1)所示： 

其中，ρ_c为接触电阻Rc sd的电阻率，Φ_B为肖特基势垒高度，N为源漏掺杂浓度，m*为有效载流子质量。 

由上述数学式(1)可见，降低ρ_c从而降低接触电阻Rcsd的方法大致包括以下三种： 

1、增大源漏区掺杂浓度N，例如通过加大注入剂量、激光退火增大界面杂质分布、提升源漏增大源漏结深等等； 

2、减小肖特基势垒高度Φ_B，例如依照NMOS与PMOS类型不同采用不同的金属硅化物材质以分别降低NMOS中电子的Φ_B和PMOS中空 穴的Φ_B(也即双硅化物工艺)； 

3、通过带隙工程(或设计)降低有效载流子质量m*，例如在源漏区使用例如Si_1-xGe_x的窄带隙材料。 

然而，上述三种方法存在很大的局限性。 

对于上述方法1而言，由于掺杂剂或杂质在硅中的固溶度极限限制，无法持续增大源漏区掺杂浓度N，也即N存在一个最大值。 

对于上述方法2而言，由于硅化物材质不同，在制作MOS时需要按照N、PMOS类型不同制作不同的版图和沉积不同的金属材质，工艺复杂度大大提升，无法应用于实际生产。