[发明专利]半导体集成电路制造方法

说明书

技术领域

本发明涉及半导体集成电路制造领域，特别地，涉及一种采用脉冲等离子体工艺实现半导体结构刻蚀的方法。 

背景技术

在过去的40年中，等离子体干法刻蚀工艺在半导体集成电路制造领域一直扮演着极为重要的角色。逻辑产品及存储器件能够在不增加功耗的基础上获得越来越高的性能，这些高性能和大容量产品的制造，很大程度上便依赖于等离子体刻蚀技术能够对集成电路的心脏——栅电极，实现精密准确的控制，能够对集成电路的互连及深槽刻蚀获得垂直的形貌控制，从而，使得晶体管得以克服一系列限制，按照摩尔定律持续微缩。 

随着集成电路进入45nm及以下节点，单位晶圆上芯片密度的增加需要集成更多的器件，因此，晶体管特征尺寸的线宽(CD)必须进一步缩小；另外，浅沟槽隔离(STI)结构作为有源区之间的电绝缘也将面临进一步挑战，具体来说，由于深度不能持续微缩，结果深宽比(AR)不断增加。除此之外，用于局部互连的接触孔深宽比也要进一步增加，并且对下层衬底的选择比也提出了更高要求。总的来说，采用常规等离子体工艺实现小线宽高深宽比(HAR)沟槽或孔的刻蚀将面临越来越多的困难，诸如均匀性、微负载效应及刻蚀的深宽比依赖效应(ARDE)等。如图1所示的ARDE效应，由于刻蚀速度和深宽比有强烈的依赖效应，即在线宽高密集区域因为拥有较小的线宽尺寸，相对较高的沟槽深度，导致刻蚀速度相对稀疏区域迅速降低。 

另外，当CMOS关键尺寸进入32nm节点，必须采用高K金属栅工艺，并且栅的等效氧化层厚度仅在1nm左右。而在传统等离子体刻蚀工艺中，通常采用过刻蚀来清除栅刻蚀过程中的多晶硅或高K残留和去除主刻蚀期间产生的底部欠蚀效应(footing效应)，这要求对下层栅氧化层有极高的选择比。研究发现，在栅氧化层厚度很薄时(小于4-5nm)，在等离子体作用下，下层的硅衬底很容易被氧化(Si  recess)。这会严重影响器件的可靠性和性能。如图2所示，给出了示例说明。其中，如图2a所示，衬底101上依次是栅氧化层102、多晶硅栅层103、硬掩模层104，图案化光刻胶层105定义了栅极图形；在硬掩模层104光刻出栅极图案，去除图案化光刻胶层105，接着，以硬掩模层104为掩模刻蚀多晶硅栅层103，如图2b，其间产生了footing效应，也即多晶硅栅层103根部侧壁未被刻蚀成垂直形貌，残留了部分多晶硅；如图2c，采用后过刻蚀技术(post over etch)对残留的多晶硅进行刻蚀，消除footing效应，但是，栅氧化层102的一部分被刻蚀掉；同时，衬底101中的部分区域的硅在等离子体作用下被氧化，被氧化的部分硅与栅氧化层形成一体的氧化硅106(图2c中斜线阴影部分)，这部分硅在随后的清洗过程中被去除，这样，在衬底101中形成了凹陷，即Si recess，参见附图2d。 

因此，需要一种新的高深宽比孔刻蚀方法，以获得均匀的刻蚀速度和良好的刻蚀形貌。 

发明内容

首先，本发明提供一种栅结构的刻蚀方法，其中，包括： 

提供衬底，在所述衬底上依次形成栅氧化层、栅电极层、硬掩模结构，在所述硬掩模结构之上形成所需栅结构的图案化光刻胶层； 

在等离子体刻蚀机的腔体中通入所需的刻蚀反应气体，采用脉冲等离子体刻蚀待刻蚀的各层，得到所需的栅结构，所述待刻蚀的各层包括栅氧化层、栅电极层、硬掩模结构； 

其中，所述脉冲等离子体是在所述等离子体刻蚀机的腔体的源端和偏置端均连接脉冲功率； 

所述脉冲功率由多个脉冲周期组成，通过调节脉冲功率的脉冲频率和脉冲占空比来实现对所产生的等离子体的控制； 

所述脉冲功率的每个脉冲周期中均具有开启状态和关闭状态，在开启状态下，所述脉冲功率用于等离子体的产生。 

根据本发明的方法，其中，所述等离子体刻蚀机采用感应耦合等离子体(ICP)或回旋共振等离子体(ECR)的刻蚀设备。 

根据本发明的方法，其中，在所述等离子体刻蚀机的腔体的源端和偏置端均连接脉冲功率，源端和偏置端连接的脉冲功率被设置为同 步或异步、同相或异相。 

根据本发明的方法，其中，所述脉冲功率的脉冲频率范围是500Hz到20kHz，脉冲占空比的范围是10％到90％。 

根据本发明的方法，其中，所述脉冲功率的每个开启状态的时间长度不应使高深宽比孔结构中积累的正电荷达到稳定状态。