[发明专利]基于FPGA的微型空间过采样直流平衡串行解串器

权利要求书

1.一种基于FPGA的微型空间过采样直流平衡串行解串器，包括：一个时钟数据恢复模块CDR（1）、一个8B/10B编码器（2）、一个8B/10B解码器（3）、第一、第二2个异步FIFO缓冲模块（4、4’）、1个并转串模块（5）、一个串转并模块（6）、一个差分信号输出模块（7）、一个差分信号输入模块（8）、一个成帧模块（9）、一个解帧模块（10）与一个时钟产生模块（11）；其特征是：在发送端，输入数据经过第一异步FIFO缓冲模块（4）缓冲后，输入到成帧模块（9），然后输入8B/10B 编码器（2）中编码，再经过并转串模块（5）串行输出，最后经过差分信号输出模块（7）中的发送端以差分信号的方式输出；在接收端，差分信号经过差分信号输入模块（8）将转换信号后经过时钟数据恢复模块CDR（1）恢复数据和时钟，恢复后，数据经过串转并模块（6）将串行信号转变为并行后，经过8B/10B解码器（3）解码，然后进入解帧模块（10）解帧，最后经过第二异步FIFO缓冲模块（4’）缓冲输出；其中，发送端与接收端的时钟信号由时钟产生模块（11）管理控制。

2.根据权利要求1所述的基于FPGA的微型空间过采样直流平衡串行解串器，其特征在于所述的时钟数据恢复模块CDR（1）采用了空间过采样技术来提高工作频率，其基本结构：输入数据和恢复的同频率不同相位的时钟进入一个鉴相器（12）进行比较，产生超前/滞后信号(up/down)，这信号经过一个超前滞后计数器（13）后产生超前/滞后(early/later)信号给一个时钟选择模块（14），控制6路同频不同相的时钟之间的切换，以保证采样时钟的上升沿在有效数据的之间，从而能够得到正确的数据，并采用了反馈结构去除了切换毛刺；所述时钟经并联的锁相环（15）和锁相环（16）产生所述6路同频不同相的时钟。

3.根据权利要求1所述的基于FPGA的微型空间过采样直流平衡串行解串器，其特征在于8B/10B编码器（2）、8B/10B解码器（3），实现直流平衡的同时，使用3级流水线结构，增大吞吐量，提高速度。

4.根据权利要求1所述的基于FPGA的微型空间过采样直流平衡串行解串器，其特征在于异步FIFO缓冲模块（4）采用了乒乓结构，提高吞吐量以提高处理速度，并使用了单口ram以减少地址线。

5.根据权利要求1所述的基于FPGA的微型空间过采样直流平衡串行解串器，其特征在于并转串模块（5）与串转并模块（6）采用了移位寄存器的结构：即将10个D触发器串行连接，数据根据时钟节拍移位，只有当控制信号有效时，数据置入（并转串）或输出（串转并）；对于控制信号产生电路，则由10个D触发器构成的环形计数器，外加边沿检测电路构成。