[发明专利]分栅式闪存制造方法有效
| 申请号: | 201110257373.3 | 申请日: | 2011-09-01 |
| 公开(公告)号: | CN102270608A | 公开(公告)日: | 2011-12-07 |
| 发明(设计)人: | 于世瑞;顾靖;张雄;张博 | 申请(专利权)人: | 上海宏力半导体制造有限公司 |
| 主分类号: | H01L21/8247 | 分类号: | H01L21/8247 |
| 代理公司: | 上海思微知识产权代理事务所(普通合伙) 31237 | 代理人: | 郑玮 |
| 地址: | 201203 上海市浦*** | 国省代码: | 上海;31 |
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| 摘要: | |||
| 搜索关键词: | 分栅式 闪存 制造 方法 | ||
1.一种分栅式闪存制造方法,其特征在于包括:
在半导体衬底上布置间隔设置的源极区域和漏极区域;
在半导体衬底上布置第一多晶硅层;
在第一多晶硅层上布置第二多晶硅层;
刻蚀所述第二多晶硅层以形成第一控制栅和第二控制栅;
在所述第一控制栅和所述第二控制栅上分别并排地布置有第一氮化硅区、第一隔离区和第二氮化硅区、第二隔离区。
2.根据权利要求1所述的分栅式闪存制造方法,其特征在于,
在所述第一隔离区、所述第二多晶硅层上以及所述第二隔离区、所述第二多晶硅层上分别生长第一氮化硅层、第一牺牲层和第二氮化硅层、第二牺牲层;
利用所述第一氮化硅层、第一牺牲层和所述第二氮化硅层、第二牺牲层作为掩膜刻蚀所述第一多晶硅层以形成第一浮栅和第二浮栅;
去除所述第一牺牲层和所述第二牺牲层,从而使得所述第一氮化硅层和所述第二氮化硅层分别在第一浮栅和第二浮栅并排布置的方向上未完全覆盖第一浮栅和第二浮栅。
3.根据权利要求1或2所述的分栅式闪存制造方法,其特征在于,
在所述源极区域和漏极区域之间沉积字线。
4.根据权利要求1或2所述的分栅式闪存制造方法,其特征在于,
在所述源极区域和漏极区域之间先沉积氧化硅层再沉积字线。
5.根据权利要求1或2所述的分栅式闪存制造方法,其特征在于,去除所述第一牺牲层和所述第二牺牲层的步骤包括对所述第一牺牲层和所述第二牺牲层进行选择性刻蚀,从而使得所述第一氮化硅层和所述第二氮化硅层分别在第一浮栅和第二浮栅并排布置的方向上未覆盖第一浮栅和第二浮栅的长度不大于200A。
6.根据权利要求1所述的分栅式闪存制造方法,其特征在于还包括:
在所述第一隔离区、所述第二多晶硅层上以及所述第二隔离区、所述第二多晶硅层上分别生长第一氮化硅层和第二氮化硅层;
利用所述第一氮化硅层和所述第二氮化硅层作为掩膜刻蚀所述第一多晶硅层以形成第一浮栅和第二浮栅;
刻蚀所述第一氮化硅层和所述第二氮化硅层,从而使得所述第一氮化硅层和所述第二氮化硅层分别在第一浮栅和第二浮栅并排布置的方向上未完全覆盖第一浮栅和第二浮栅。
7.根据权利要求1或6所述的分栅式闪存制造方法,其特征在于还包括:
在所述源极区域和漏极区域之间沉积字线。
8.根据权利要求1或6所述的分栅式闪存制造方法,其特征在于还包括:
在所述源极区域和漏极区域之间先沉积氧化硅层再沉积字线。
9.根据权利要求1或6所述的分栅式闪存制造方法,其特征在于,刻蚀所述第一氮化硅层和所述第二氮化硅层的步骤包括对第一氮化硅层和所述第二氮化硅层进行湿法刻蚀,从而使得所述第一氮化硅层和所述第二氮化硅层分别在第一浮栅和第二浮栅并排布置的方向上未覆盖第一浮栅和第二浮栅的长度不大于200A。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造





