[发明专利]一种解速率匹配方法及装置有效

专利信息
申请号: 201110255308.7 申请日: 2011-08-31
公开(公告)号: CN102299768A 公开(公告)日: 2011-12-28
发明(设计)人: 区洋;朱宏 申请(专利权)人: 京信通信系统(中国)有限公司
主分类号: H04L1/00 分类号: H04L1/00
代理公司: 广州华进联合专利商标代理有限公司 44224 代理人: 王茹;曾旻辉
地址: 510663 广*** 国省代码: 广东;44
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摘要:
搜索关键词: 一种 速率 匹配 方法 装置
【说明书】:

技术领域

发明涉及移动通信领域,具体涉及一种解速率匹配方法及装置。

背景技术

LTE(Long Term Evolution,长期技术演进)通信系统通过速率匹配机制支持多种速率的数据传输,在传输块分块操作及速率匹配子块交织过程中会引入填充比特即NULL比特。在发射端,可以把NULL比特标识为特殊比特,和正常比特一起经过交织、收集处理,在速率匹配输出时从圆周BUFFER中通过检测特殊比特的方法删除;在接收端,在软比特合并时需要把发送端删除的NULL比特给补充到圆周BUFFER相应位置,进行解速率匹配处理。

但是如果在接收端重新进行一次发送端速率匹配过程以获得NULL比特在圆周BUFFER中的位置,然后再进行解速率匹配处理,这样需要遍历所有数据,效率较低。

发明内容

本发明公开了一种解速率匹配方法及装置,可以提高解速率匹配的效率,降低时延。

一种解速率匹配方法,包括步骤:

(1)接收到0th码块,根据码块分割的填充比特F、子块交织的填充比特Nd以及0th码块指示,计算系统比特和第一校验比特的NULL比特个数;

(2)根据所述系统比特的NULL比特个数、第一校验比特的NULL比特个数以及子块交织矩阵列数R,获得计算按列输出时,系统比特的NULL比特在经过子块交织后输出向量中的地址和第一校验比特的NULL比特在经过子块交织后输出向量中的地址;

(3)根据第二校验比特的交织花样P1,计算按列输出时,第二校验比特的NULL比特在经过子块交织后的输出向量的地址;

(4)对所述系统比特、第一校验比特以及第二校验比特的NULL比特在经过子块交织后输出向量中的地址进行比特收集,并对比特收集结果进行从小到大进行排序,得到一个所有NULL比特在圆周BUFFER中的地址向量K;以及计算所述K的长度L;

(5)根据当前码块重传版本的传输首地址k0,从所述K中搜索首个大于等于所述k0的NULL比特地址t,并记录所述t在所述K中的地址k1;

(6)利用所述K、所述L以及所述k1进行解速率匹配。

本发明还公开了一种解速率匹配装置,包括:

第一计算模块,用于根据码块分割的填充比特F、子块交织的填充比特Nd以及0th码块指示,计算系统比特和第一校验比特的NULL比特个数;

第二计算模块,用于根据所述系统比特的NULL比特个数、第一校验比特的NULL比特个数以及子块交织矩阵列数R,获得计算按列输出时,系统比特的NULL比特在经过子块交织后输出向量中的地址和第一校验比特的NULL比特在经过子块交织后输出向量中的地址;

第三计算模块,根据第二校验比特的交织花样P1,计算按列输出时,第二校验比特的NULL比特在经过子块交织后的输出向量的地址;

比特收集模块,对所述系统比特、第一校验比特以及第二校验比特的NULL比特在经过子块交织后输出向量中的地址进行比特收集;

第四计算模块,对比特收集结果进行从小到大进行排序,得到一个所有NULL比特在圆周BUFFER中的地址向量K;以及计算所述K的长度L;

搜索模块,用于根据当前码块重传版本的传输首地址k0,从所述K中搜索首个大于等于所述k0的NULL比特地址t,并记录所述t在所述K中的地址k1;

解速率匹配模块,利用所述K、所述L以及所述k1进行解速率匹配。

本发明首先计算出所有NULL比特在圆周BUFFER中的地址,并按照从小到大顺序排列,得到一个NULL比特地址向量;在得到码块的NULL比特地址向量后,记录向量长度,并将当前码块重传版本的传输首地址与向量中的NULL比特地址进行比较,直到找到首个NULL比特地址大于等于传输首地址,记录下该NULL比特地址在向量中的地址;得到三个参数:NULL比特地址向量、在传输首地址条件下的NULL比特地址向量有效首地址(fst_addr)、NULL比特地址向量长度;获取这三个参数后进行解速率匹配;与现有技术相比,本发明采用实时计算NULL比特位置的方法,省资源,适应性强;只对NULL比特进行圆周BUFFER地址计算,不需要遍历所有的数据比特,大大降低计算量和实现的复杂度,提高了效率,降低了时延。

附图说明

图1是本发明方法的一个流程图;

图2是本发明中比特合并的一个流程图;

图3是本发明装置的一个结构示意图;

图4是本发明中软比特合并模块的一个结构示意图。

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