[发明专利]半导体装置及其制造方法

说明书

本申请基于2010年9月10日提出申请的日本专利申请第2010-203423号并主张其优先权，这里引用并参考其全部内容。

技术领域

本发明涉及功率MOSFET等的大功率用半导体装置及其制造方法。

背景技术

在功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)中，导通电阻由漂移层的杂质浓度决定。如果为了降低导通电阻而提高杂质浓度，则在从基底(base)层到漂移层中，耗尽层没有充分扩展，所以耐压下降。即，在导通电阻与耐压之间有权衡(trade-off)的问题。作为解决该问题的手段，使用将n柱层与p柱层交替地在水平方向上反复配置的超结构造。超结构造通过取得n柱层中的n型杂质量与p柱层中的p型杂质量的平衡，容易进行完全耗尽化而模拟地形成无掺杂层。因此，即使提高各柱层的杂质浓度而降低导通电阻，也能够抑制MOSFET的耐压的下降。在功率MOSFET中，形成有电流流过的元件部、和包围该元件部而形成在芯片的外周部上的末端部。通过在雪崩耐量较高的元件部中先发生雪崩，能够防止功率MOSFET受到破坏。在具有超结构造的功率MOSFET中，也优选的是末端部中的耐压比元件部高。

发明内容

本发明的技术方案提供一种提高末端部的耐压、能够抑制元件破坏的功率用半导体装置及其制造方法。

有关本发明的实施方式的功率用半导体装置具有在对置的第一电极与第二电极之间沿垂直方向流过电流的元件部、以及在与垂直方向正交的水平面内包围元件部的环状构造的末端部，具备第一导电型的第一半导体层、第一漂移层、第二漂移层、栅极配线层、多个第二导电型基底层、第一导电型的源极层、和栅极电极。第一漂移层具有形成在第一半导体层上且第一导电型杂质的浓度比第一半导体层低的第一导电型的第一外延层、及仅在第一外延层中的元件部中沿平行于水平面的第一方向交替地反复配置且第一导电型杂质的浓度比第一外延层高的多个第1第一导电型柱层和多个第1第二导电型柱层。第二漂移层具有形成在第一漂移层上且第一导电型杂质的浓度比第一外延层高的第一导电型的第二外延层、第2第二导电型柱层、第2第一导电型柱层、第3第二导电型柱层、和第3第一导电型柱层。第2第二导电型柱层在第二外延层中的元件部中沿着第一方向离开配置且与第1第二导电型柱层连接。第2第一导电型柱层由相邻的第2第二导电型柱层所夹持且由第二外延层构成且与第1第一导电型柱层连接。第3第二导电型柱层在第二外延层中的末端部中沿着第一方向离开配置且配置在第一外延层上。第3第一导电型柱层由相邻的第3第二导电型柱层所夹持且由第二外延层构成且配置在第一外延层上。栅极配线层在元件部与末端部的边界上、隔着绝缘膜配置在第二漂移层上。多个第二导电型基底层在元件部中有选择地形成在第二漂移层的表面，与第2第二导电型柱层电连接。第一导电型的源极层有选择地形成在第二导电型柱层的表面。栅极电极隔着栅极绝缘膜形成在源极层、基底层、第2第一导电型柱层之上，电连接在栅极配线层上。第一电极电连接在第一半导体层的与第一漂移层相反的一侧的表面上。第二电极与源极层及基底层电连接。

根据本发明的技术方案，能够提供一种能够提高末端部中的耐压、抑制元件破坏的功率用半导体装置及其制造方法。

附图说明

图1是有关第一实施方式的功率用半导体装置的芯片俯视图。

图2是有关第一实施方式的功率用半导体装置的主要部分剖视图。

图3是图2所示的元件部的沿着p型柱层4、7的Y方向的p型杂质的浓度分布图。

图4是表示有关第一实施方式的功率用半导体装置的制造工序的主要部分剖视图。

图5是表示有关第一实施方式的功率用半导体装置的制造工序的主要部分剖视图。

图6是表示有关第一实施方式的功率用半导体装置的制造工序的主要部分剖视图。

图7是表示有关第一实施方式的功率用半导体装置的制造工序的主要部分剖视图。

图8是表示有关第一实施方式的功率用半导体装置的制造工序的主要部分剖视图。

图9是表示有关第一实施方式的功率用半导体装置的制造工序的主要部分剖视图。

图10是有关第二实施方式的功率用半导体装置的主要部分剖视图。

具体实施方式