[发明专利]一种预防在双应力氮化硅工艺中光阻失效的方法

说明书

技术领域

本发明涉及一种集成电路制造领域，尤其涉及一种预防在双应力氮化硅工艺中光阻失效的方法。

背景技术

随着集成电路特征线宽缩小到90nm以下，人们逐渐引入了高应力氮化硅技术来提高载流子的电迁移率。通过在N/PMOS上面淀积高拉和高压应力氮化硅作为通孔刻蚀停止层（Contact Etch Stop Layer，CESL）。

尤其是在65nm制程以下，为了同时提高N/PMOS的电迁移率，有时需要同时淀积高拉和高压应力氮化硅于不同的MOS上，这种技术称之为双应力层技术（Dual Stress Layer，DSL）。当采用DSL技术时，需要利用选择性刻蚀技术将位于PMOS上面的高拉应力氮化硅、以及NMOS上面的高压应力氮化硅去除。

但是由于光阻对于氮化硅薄膜中游离的N元素比较敏感，容易失效而导致光阻曝光效率下降，容易产生光阻残余等缺陷，最终导致光阻定义出的尺寸不一致而使得工艺达不到要求。

发明内容

针对上述存在的问题，本发明的目的是提供一种预防在双应力氮化硅工艺中光阻失效的方法。

本发明的目的是通过下述技术方案实现的：

一种预防在双应力氮化硅工艺中光阻失效的方法，在一衬底上形成有多个第一、第二半导体器件，在半导体器件的栅极及源极、漏极上沉积一层薄氧化物层，其中，包括以下步骤：

在第一、第二半导体器件的薄氧化物层上沉积一层氮化硅薄膜层；

在反应腔室内通入含氧气体进行处理，在高温环境下，所述含氧气体在所述氮化硅薄膜层的表面发生反应，去除氮化硅薄膜层表面游离的氮元素。

    在所述氮化硅薄膜层表面覆盖一层光刻胶，进行刻蚀；

上述的一种预防在双应力氮化硅工艺中光阻失效的方法，其中，所述第一半导体器件为PMOS器件，所述第二半导体为NMOS器件。

上述的一种预防在双应力氮化硅工艺中光阻失效的方法，其中，在所述第一半导体器件上沉积的所述氮化硅薄膜层为高压应力氮化硅薄膜层。

上述的一种预防在双应力氮化硅工艺中光阻失效的方法，其中，在所述第二半导体器件上沉积的所述氮化硅薄膜层为高拉应力氮化硅薄膜层。

上述的一种预防在双应力氮化硅工艺中光阻失效的方法，其中，所述反应腔室的温度为300℃-500℃。

上述的一种预防在双应力氮化硅工艺中光阻失效的方法，其中，所述反应腔室内的压强为30torr-100torr。

上述的一种预防在双应力氮化硅工艺中光阻失效的方法，其中，所述含氧气体为臭氧。

与已有技术相比，本发明的有益效果在于：

通过在反应腔室通入含氧气体，并在一定的条件下，使得含氧气体在氮化硅薄膜表面发生反应，含氧气体中的活性氧原子与氮化硅薄膜中发生反应，去除了氮化硅薄膜中游离的N元素，是的氮化硅薄膜成为一种性质接近与二氧化硅的薄膜，这样，既能够通过利用双应力氮化硅薄膜大大提高半导体器件的载流子的迁移率，又能够去除氮化硅薄膜中的游离氮元素，从而避免因此而造成的对后续光刻工艺中光阻失效现象的发生。

附图说明

图1A-1E是本发明的一种预防在双应力氮化硅工艺中光阻失效的方法的流程示意图。

具体实施方式

下面结合原理图和具体操作实施例对本发明作进一步说明。

如图1所示，本发明的一种预防在双应力氮化硅工艺中光阻失效的方法，其中，包括以下步骤：

如图1A所示，在一衬底1上形成有多个第一、第二半导体器件，并且分别在所述第一半导体器件2的栅极及其源极、漏极上沉积一层薄氧化物层41（仅在栅极上进行标示）和第二半导体器件3的栅极及其源极、漏极上沉积一层薄氧化物层42（仅在栅极上进行标示）。

其中，第一半导体器件2为一PMOS器件，第二半导体器件3为一NMOS器件。

如图1B所示，在第一半导体器件2即PMOS器件的薄氧化层41上沉积一层高压应力氮化硅薄膜层51，在第二半导体器件3即NMOS器件的薄氧化层42上及其衬底1上沉积一层高拉应力氮化硅薄膜层52。

在此步骤中，通过在不同类型的半导体器件上沉积不同应力的氮化硅薄膜，从而提高相应的半导体期间的迁移率，即通过在P型半导体器件上沉积压应力氮化硅薄膜，提高其空穴的迁移率，而通过在N型半导体器件上沉积拉应力氮化硅薄膜，从而能够提高电子的迁移率。