[发明专利]集成电路

说明书

相关申请的交叉引用

本申请要求2011年2月28日提交的韩国专利申请No.10-2011-0017901的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种集成电路。

背景技术

虽然对高速集成电路的需求正在增加，但在增加集成电路的速度上已接近了物理极限。例如，在存储器件的情况下，就进一步降低核心区(存储单元阵列区)的存取时间而言存在着物理极限。为了克服这样的物理极限，存储器件可以通过在内部并行地处理数据并串行地输出数据来增加输入/输出操作的速度。这里，存储器件使用并行至串行转换器将并行处理过的内部数据转换成串行数据，并将串行数据输出到芯片外部。在此，除存储器件外的多种集成电路可以在芯片(系统)内执行并行至串行数据转换。

图1是示出将四个并行数据转换成串行数据的操作的时序图。

并行至串行转换是通过将加载到多个传输线P0至P3上的数据顺序地传送至单线S来实现的。如图1中所示，在数据D0至D3加载到四个传输线P0至P3的情况下，四个线P0至P3的数据可以一个接一个地传送至输出线S。因此，在并行至串行转换中产生并使用信号CK0至CK3，所述信号CK0至CK3是确定将传输线P0至P3上对准的数据D0至D3传送至输出线S的时间点的信号。

在操作中，线P0的数据D0在信号CK0被激活的时间点传送至线S，线P1的数据D1在信号CK1被激活的时间点传送至线S。另外，线P2的数据D2在信号CK2被激活的时间点传送至线S，线P3的数据D3在信号CK3被激活的时间点传送至线S。

如上所述，并行至串行转换是通过将加载到多个传送线上的数据顺序地传送至输出线来实现的。因此，使用确定将数据从多个传输线传送至输出线的时间点的信号(下文称之为传输信号)。在2^N:1并行至串行转换(尤其是4:1或8:1并行至串行转换)的情况下，可以简单地借助时钟产生四个传输信号来产生确定传送数据的时间点的信号。举例而言，如图1中所示，可以利用时钟CLK来产生传输信号CK0、CK1、CK2及CK3。

在使用借助时钟CLK产生四个传输信号而产生传输信号CK0、CK1、CK2及CK3的4:1或8:1并行至串行转换的情况下，传输信号CK0、CK1、CK2及CK3的顺序与输出数据的顺序相符。举例而言，响应于命令而输出的第一(或第五)数据(下文称之为起始数据)总在传输信号CK0被激活的时间点输出。因此，起始数据在传输信号CK0被激活的时间点输出。

DDR4半导体存储器件使用10比特的突发长度(BL)，其中数据的十个比特一次性串行地输出，因此要在并行至串行转换器中执行10:1并行至串行转换。这里，时钟被划分成2^N个传输信号。因此，利用时钟CLK产生的传输信号CK0、CK1、CK2及CK3可以用在10:1并行至串行转换中。

图2是示出通过使用借助时钟CLK产生的传输信号CK0、CK1、CK2及CK3而将并行数据的十个比特转换成串行数据的操作的时序图。

在响应于第一命令而输出数据的过程中，起始数据D0与传输信号CK0对准且被传送至输出线S。在响应于第二命令而输出数据的过程中，起始数据D0’与传输信号CK2对准且被传送至输出线S。

也就是说，将起始数据传送至线S的传输信号是周期性变化的。因此，在数据的十个比特响应于连续输入的命令而连续地输出的情况下，传送起始数据的传输信号也连续地变化。如果在集成电路内实施用于此方案的并行至串行转换电路，则可能增加其复杂性。另外，如果集成电路利用并行至串行转换电路输出数据的八个比特，且在并行至串行转换电路中执行额外功能，则并行至串行转换电路的复杂性将指数式地增加。结果是，集成电路所占据的面积以及复杂性也将指数式地增加。

发明内容

本发明的示例性实施例涉及一种并行至串行转换电路，其利用简单的配置对多个数据执行并行至串行转换，以适应响应于单个命令而输出的多个数据的数量为2^N的情况，以及响应于单个命令而输出的多个数据的数量不为2^N的情况。