[发明专利]包括互连级的集成电路

权利要求书

1.一种集成电路，包含：

至少第一、第二、第三和第四互连级；其中

第一互连级包括电耦合到半导体基板内形成的半导体器件的第一端子的多个第一互连区域且还包括电耦合到半导体器件的第二端子的多个第二互连区域；

第二互连级包括第三互连区域，该第三互连区域包括多个第一孔；

第三互连级包括第四互连区域，该第四互连区域包括多个第二孔；

第四互连级包括第一接触区域和第二接触区域，该第一接触区域经由第四互连区域和通过第三互连区域中的多个第一孔延伸的第一接触电耦合到第一互连级的第一互连区域，该第二接触区域经由第三互连区域和通过第四互连区域中的多个第二孔延伸的第二接触电耦合到第一互连级的第二互连区域。

2.根据权利要求1所述的集成电路，其中：

该第一互连区域包括彼此平行延伸的第一金属线且该第二互连区域包括彼此平行延伸的第二金属线，该第一和第二金属线彼此交替地布置。

3.根据权利要求1所述的集成电路，还包含：

第一接触区域上的第一结合引线和第二接触区域上的第二结合引线。

4.根据权利要求1所述的集成电路，其中第四互连级包括具有3μm和50μm之间的厚度的金属层。

5.根据权利要求1所述的集成电路，其中第四互连级和第一互连级之间的厚度比在5至30之间。

6.根据权利要求1所述的集成电路，其中第四互连级包括Cu。

7.根据权利要求1所述的集成电路，其中沿着横向方向的第一孔之间的节距对应于沿着相同横向方向的第二孔之间的节距。

8.根据权利要求7所述的集成电路，其中第三互连区域中的第一孔和第四互连区域中的第二孔以偏移图案布置。

9.根据权利要求1所述的集成电路，其中第一端子是FET的源极端子且第二端子是FET的漏极端子。

10.根据权利要求9所述的集成电路，其中FET是横向DMOS功率晶体管。

11.根据权利要求1所述的集成电路，其中第一端子是二极管的阳极端子且第二端子是二极管的阴极端子。

12.根据权利要求4所述的集成电路，其中互连级的数目是4。

13.根据权利要求1所述的集成电路，其中半导体器件在半导体基板的第一有源区域内形成，且其中第三和第四互连区域中的每一个至少覆盖80%的第一有源区域。

14.根据权利要求1所述的集成电路，还包含包括硅的氧化物的多个介电夹层，且其中第一至第三互连级中的每一个包括Al。

15.根据权利要求1所述的集成电路，其中第一接触中的每一个与第三互连区域电绝缘且包括由第三互连级的材料形成的一部分，且第二接触中的每一个与第四互连区域电绝缘且包括由第四互连级的材料形成的一部分。

16.根据权利要求1所述的集成电路，其中第三和第四互连区域中的每一个是连续区域。

17.一种集成电路，包含：

包括连续上互连区域的上互连级，该连续上互连区域包括多个上接触孔；

包括连续下互连区域的下互连级，该连续下互连区域包括多个下接触孔；

通过下接触孔延伸到上互连区域的第一接触；以及

通过上接触孔延伸到下互连区域的第二接触。

18.根据权利要求17所述的集成电路，其中第一接触中的每一个与下互连区域电绝缘且包括由下互连级的材料形成的一部分，且第二接触中的每一个与上互连区域电绝缘且包括由上互连级的材料形成的一部分。

19.根据权利要求17所述的集成电路，其中第二接触中的每一个电耦合到布置在上互连级上方的接触区域，接触区域的厚度是下互连级的厚度的至少5至30倍。

20.根据权利要求17所述的集成电路，其中上互连区域电耦合到布置在下互连级下方的互连级的多个第一导线，且下互连区域电耦合到布置在下互连级下方的互连级的多个第二导线，第一和第二导线彼此交替地布置。

21.根据权利要求17所述的集成电路，其中下接触孔和上接触孔以偏移图案布置。