[发明专利]多负载拓扑硬件架构

说明书

技术领域

本发明涉及一种多负载拓扑硬件架构。

背景技术

电子技术的发展使得IC（集成电路）的工作速度越来越快，工作频率越来越高，其上设计的负载即芯片数也越来越多，于是设计者在设计时经常需要将一个信号发送端连接至两个甚至多个芯片，用于为所述两个甚至多个芯片提供信号。

参照图1，其为现有技术中多负载拓扑硬件架构图，其中包含有一信号发送端10及两个接收端20、30，其中所述信号发送端10与两个接收端20、30之间采用菊花链拓扑架构相连接。

在此架构中，驱动信号是从信号发送端10出发沿传输线到达各接收端，由于各接收端分布不均匀，即从所述信号发送端10出发的信号到达各接收端所经过的传输线长度会有所不同，而所述驱动信号每经过一段距离的传输线就会存在一定时间的延迟，如果两传输线的长度差异大于所述驱动信号的信号传输速度与信号上升时间的乘积，则所述两传输线所连接的接收端所接收到的信号将会明显不同步；同时，由于各接收端之间的距离相差较大，导致较远接收端的反射信号会反射至其他较近接收端处，从而使得距离较近的接收端所接收的信号产生叠加，此时会使其波形在上升期间产生非单调（non-monotonic）现象，影响了信号的完整性及其功能，导致时序和数字运算错误。

请继续参照图2，其为对图1中多负载所接收的信号进行仿真验证的波形图，其中信号曲线22、33分别对应为接收端20、30的信号仿真曲线，从图中我们可以看出，所述接收端20对应的信号仿真曲线22在上升期间产生严重的非单调现象（即0.8V至2.1V期间出现反复的现象），其有可能会影响信号的完整性，更有可能导致时序和数字运算错误。

发明内容

鉴于以上内容，有必要提供一种多负载拓扑硬件架构，用于减弱接收端所接收的信号的非单调性，以提升系统工作的稳定性。

一种多负载拓扑硬件架构，包括一用于发送驱动信号的信号发送端，该信号发送端通过一第一传输线连接至一连接点，该连接点经由第二及第三传输线分别连接至一第一接收端及一第二接收端，该第二传输线长度大于第三传输线且其差异值大于该驱动信号的信号传输速度与信号上升时间的乘积，所述第二传输线与一电容的一端相连，该电容的另一端接地，且该电容靠近第一接收端设置。

一种多负载拓扑硬件架构，包括一用于发送驱动信号的信号发送端，该信号发送端通过一第一传输线连接至一第一连接点，该第一连接点经由第二及第三传输线分别连接至一第一接收端及一第二连接点，该第二连接点经由第四及第五传输线分别连接至一第二接收端及一第三接收端，该第二传输线长度小于第一连接点与第二接收端之间的传输线长度且其差异值大于驱动信号的信号传输速度与信号上升时间的乘积，该第四传输线长度大于第五传输线长度且其差异值大于驱动信号的信号传输速度与信号上升时间的乘积，该第二传输线与一第一电容的一端相连，该第一电容的另一端接地，且该第一电容靠近第一接收端设置；该第五传输线与第二电容的一端相连，该第二电容的另一端接地，且该第二电容靠近第三接收端设置。

上述多负载拓扑架中，通过在较短的第三传输线或第二传输线及第五传输线处连接电容，以使得较短的传输线上的信号的上升沿时间变缓，从而可消除因等待较长的传输线上的信号反射而在较短的传输线上产生的非单调现象，进而改善整个架构的信号质量。

附图说明

下面结合附图及较佳实施方式对本发明作进一步详细描述。

图1为现有技术中多负载拓扑硬件架构的示意图。

图2为对图1中多负载所接收的信号进行仿真验证的波形图。

图3为本发明多负载拓扑硬件架构的较佳实施方式的架构示意图。

图4为对图3中多负载所接收的信号进行仿真验证的波形图。

图5为本发明多负载拓扑硬件架构的另一较佳实施方式的架构示意图。

主要元件符号说明