[发明专利]存储卡和半导体器件

权利要求书

1.一种存储器系统，包括：

非易失性半导体存储器，其包括多个块，每个块具有多个页，其中数据在块的单位中是可擦除的；

M个输入/输出端子，用于从/到所述存储器系统的外部输入/输出命令、地址和数据，其中M是大于1的自然数；以及

准备好/忙端子，用于将所述存储器系统的内部状态通知所述存储器系统的外部，

所述存储器系统被配置为执行如下处理：

在一个写入操作中，经由所述M个输入/输出端子俘获具有M位宽度的第一命令，在俘获所述第一命令之后经由所述M个输入/输出端子俘获具有M位宽度的第一地址，在俘获所述第一命令之后经由所述M个输入/输出端子俘获具有M位宽度的数据，以及在俘获所述第一地址之后经由所述M个输入/输出端子俘获具有M位宽度的第二命令，所述第一命令、所述第一地址、所述数据以及所述第二命令被从所述存储器系统的外部提供，

将所述第一地址转换为第二地址，并利用所述第二地址访问所述非易失性半导体存储器，以及

将所述数据写入所述非易失性半导体存储器，而保证通过多个写入操作经由所述M个输入/输出端子俘获的多个数据项目被存储在一页中，所述多个数据项目被从所述存储器系统的外部提供。

2.如权利要求1所述的存储器系统，其中M为8。

3.如权利要求1所述的存储器系统，其中所述非易失性半导体存储器的一页的数据大小是通过所述存储器系统的所述一个写入操作所俘获的数据的大小的最大值的两倍或更多倍。

4.如权利要求1-3中的任一权利要求所述的存储器系统，其中所述第一地址是逻辑地址，所述第二地址是物理地址。

5.如权利要求4所述的存储器系统，其中所述存储器系统俘获所述第二命令，然后从所述准备好/忙端子输出忙信号，所述忙信号指示所述存储器系统忙。

6.如权利要求5所述的存储器系统，其中所述第一命令对应于80H。

7.如权利要求5所述的存储器系统，其中所述第二命令对应于10H。

8.如权利要求5所述的存储器系统，其中所述存储器系统将所述数据连同ECC码一起写入所述非易失性半导体存储器，所述ECC码用于校正所述数据中的错误。

9.如权利要求5所述的存储器系统，其中所述存储器系统管理用于指示所述逻辑地址与所述物理地址之间的对应关系的表格，并当所述数据被写入所述非易失性半导体存储器时反映与所述数据对应的逻辑地址和物理地址。

10.如权利要求5所述的存储器系统，其中所述存储器系统将所述数据连同与所述数据对应的逻辑地址一起写入所述非易失性半导体存储器。

11.如权利要求5所述的存储器系统，其中所述非易失性半导体存储器是NAND快闪存储器。

12.如权利要求5所述的存储器系统，其中所述存储器系统将多个数据项目写入一个块，而保证在通过所述写入操作经由所述M个输入/输出端子俘获的逻辑地址是连续的情况下，所述多个数据项目的逻辑地址是连续的。