[发明专利]半导体器件

说明书

技术领域

本发明涉及半导体技术，更具体地，涉及使用背栅的半导体器件。

背景技术

集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶 体管(MOSFET)的尺寸按比例缩小，以提高集成度和降低制造成本。然 而，众所周知的是随着MOSFET的尺寸减小会产生短沟道效应。

随着MOSFET的尺寸按比例缩小，栅极的有效长度减小，使得实际 上由栅极电压控制的耗尽层电荷的比例减少，从而阈值电压随沟道长度 减小而下降。

亚阈值摆幅(subthreshold swing)，又称为S因子，是MOSFET在 亚阈状态工作时、用作为逻辑开关时的一个重要参数。它定义为：S＝ dVgs/d(log10 Id)，单位是[mV/decade]。S在数值上等于为使漏极电流Id 变化一个数量级时所需要的栅极电压增量ΔVgs，表示着Id-Vgs关系曲 线的上升率。S值与器件结构和温度等有关。室温下S的理论最小值为 60mV/decade。

随着MOSFET的尺寸按比例缩小，S值表征的亚阈特性也会发生退 化，导致穿通电流的产生，使得栅极失去对漏极电流的控制作用。

为了抑制上述的短沟道效应，可以采用绝缘体上硅(SOI)晶片制 作MOSFET。SOI晶片中的半导体层的厚度例如小于20nm，因而提供了超 薄沟道。这样，栅极电压对超薄沟道中的耗尽层电荷的控制得以改善。

然而，超薄沟道产生了新的技术问题：超薄沟道的厚度变化显著改 变阈值电压。结果，必须精确地控制SOI MOSFET中的半导体层的厚度才 能获得所需的阈值电压，这导致制造工艺上的困难。

发明内容

本发明的目的是提供一种利用背栅减小阈值电压波动的半导体器 件。

根据本发明的一方面，提供一种半导体器件，包括：在超薄半导体 层中形成的源/漏区；在超薄半导体层中形成的位于源/漏区之间的沟道 区；位于沟道区上方的前栅叠层，所述前栅叠层包括前栅和位于前栅和 沟道区之间的前栅介质层；位于沟道区下方的背栅叠层，所述背栅叠层 包括背栅和位于背栅和沟道区之间的背栅介质层，其中，前栅由高阈值 电压材料形成，背栅由低阈值电压材料形成。

优选地，所述高阈值电压材料是N型金属或P型金属。

优选地，所述N型金属包括选自稀土元素和IIIB族元素中的至少 一种。

优选地，所述P型金属包括选自IIIA族元素中的至少一种。

优选地，所述高阈值电压材料的导电类型与半导体器件的导电类型 相同。

优选地，所述低阈值电压材料包括硅化物。

根据本发明的另一方面，提供一种半导体器件，包括：在超薄半导 体层中形成的源/漏区；在超薄半导体层中形成的位于源/漏区之间的沟 道区；位于沟道区上方的前栅叠层，所述前栅叠层包括前栅和位于前栅 和沟道区之间的前栅介质层；位于沟道区下方的背栅叠层，所述背栅叠 层包括背栅和位于背栅和沟道区之间的背栅介质层，其中，前栅和背栅 由相同的材料组成，在半导体器件工作时向背栅施加正向偏置电压。

本发明的半导体器件利用前栅和背栅的材料组合和/或向背栅施加 的正向偏置电压改变前栅相对于背栅计算的表面势φ_sp，从而减小甚至完 全抵消超薄半导体层的厚度变化对半导体器件的阈值电压的影响。

附图说明

图1示出了根据本发明的半导体器件的示意性结构的截面图。

图2示出了根据本发明的半导体器件在垂直方向上的能带图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，为了清楚起 见，附图中的各个部分没有按比例绘制。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、 尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技 术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。除 非在下文中特别指出，半导体器件中的各个部分可以由本领域的技术人 员公知的材料构成。

<第一实施例>