[发明专利]一种现场可编程逻辑门阵列触发器传播延迟的测试电路

说明书

技术领域

本发明涉及一种现场可编程门阵列(FPGA)传播延迟的测试电路，特别是一种用于测试FPGA中触发器传播延迟的测试电路，属于测试领域。

背景技术

触发器传播延迟是FPGA的重要的时序参数。制造商对触发器的传播延迟进行了测量和评估，在产品手册中提供了触发器传播延迟的最大值，用户根据此数值进行设计开发。由于触发器的传播延迟属于内部延迟参数，对其测试存在两个问题，一是无法直接访问内部延迟参数，必须经过可编程连接点、内部连接线、可编程逻辑块、可编程输入输出块等单元，这些单元都会引入相应的延迟；二是，此类内部延迟参数一般数值都非常小，数值本身极易被引入的其他延迟的误差所淹没。图1是传统的测试方法，为了测量芯片102的内部延迟参数105，测试仪100通过外部连线101向芯片102的PAD103输入激励，并通过外部连线108收集PAD107的响应，被测试内部参数105通过连线104连接到PAD103，通过连线106连接到PAD107，图1中测试仪100根据自身输入输出端口的信号转换关系计算得到内部参数值，而外部连线101、108，内部连线104、106，以及输入PAD103、输出PAD107都会引入延迟，这些延迟在测试过程中产生的误差波动可能已经超过了内部延迟参数105本身的数值。因此，传统的测试方法无法提供比较精确的触发器传播延迟，因此制造商不得不考虑最恶劣的条件，通过仿真等手段进行粗略的评估，所提供的规范值具有很大的安全余量，以确保应用的正确性。

由于传统测试手段的限制，制造商提供的内部参数一般具有较大的安全余量，但这样并不利于用户提高设计性能。更为精确的测试电路能够帮助FPGA设计工程师在确保设计正确的前提下适当减小安全余量，从而可以获得更高的使用性能。触发器的传播延迟是FPGA应用中最为重要的内部参数之一，因此，需要对其进行更为精确的测试。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供一种现场可编程逻辑门阵列触发器传播延迟的测试电路，该测试电路结构简单，测试精度高。

本发明的技术解决方案是：一种现场可编程逻辑门阵列触发器传播延迟的测试电路，包括振荡器使能电路、被测异步复位触发器链和复位信号选择电路；

其中振荡器使能电路由异步复位触发器、2输入“或”逻辑门和2输入“与”逻辑门组成，异步复位触发器的数据输入端和复位端连接到一起与振荡器的使能信号相连，异步复位触发器的时钟端与被测异步复位触发器链路中的第一级触发器的输出端相连，异步复位触发器的反相输出端连接到2输入“或”逻辑门的一个输入端，2输入“或”逻辑门的另一个输入端与被测异步触发器链路中最后一级触发器的输出端相连，2输入“或”逻辑门的输出端连接到2输入“与”逻辑门的一个输入端，2输入“与”逻辑门的另一个输入端与异步复位触发器的数据输入端和复位端连接，2输入“与”逻辑门的输出端作为测试电路的输出端与被测异步复位触发器链路中第一级触发器的时钟端相连；

被测异步复位触发器链包含至少两个被测触发器，所有被测触发器串行级连，其中第一级触发器的输出端连接到下一级触发器的时钟端和振荡器使能电路中异步复位触发器的时钟端，同时通过复位信号选择电路连接到最后一级触发器复位端；最后一级触发器的输出端通过振荡器使能电路连接到第一级触发器的时钟端，同时通过复位信号选择电路连接到倒数第二级触发器的复位端，除第一级和最后一级触发器以外，其余任意一级触发器的输出端连接到下一级触发器的时钟端并通过复位信号选择电路连接到上一级触发器的复位端，被测异步复位触发器链中每个被测触发器的数据输入端均与固定电平连接；

复位信号选择电路由与被测触发器数量相同的2输入逻辑门组成，每个2输入逻辑门对应一个被测触发器，每个2输入逻辑门的输出端分别连接到所对应被测触发器的复位端，每个2输入逻辑门的其中一个输入端接全局复位信号，另一个输入端与其所对应下一级触发器的输出端相连接，与最后一级触发器相对应的2输入逻辑门的另一个输入端与第一级被测触发器的输出端相连。