[发明专利]一种适用于嵌入式系统的基于高速缓存的AES加速器

权利要求书

1.一种集成了基于高速缓存的AES加速器的嵌入式系统，其特征在于由中央处理器（1）、指令高速缓存（2）、数据高速缓存（7）、缓存控制器（3）、总线接口部件（4）、总线（5）、外围存储器（8）以及AES加速器（6）组成；该系统的工作流程如下：中央处理器（1）从指令高速缓存（2）中读取指令，如果指令不在指令高速缓存中，将通过缓存控制器（3）向总线接口部件（4）发出访问外围存储器（8）的请求，并通过总线（5）取回所需的指令，中央处理器（1）在取到指令后继续运行；接着，中央处理器（1）中的译码模块对指令进行译码，如果发现这条指令是AES加速器（6）的特殊指令，则根据该指令执行相应的操作。

2.根据权利要求1所述的嵌入式系统，其特征在于引入了8条专用特殊指令，它们分别是FETCHLOCK，LD_CACHELINE，CONFIG，CACHE_AES0，CACHE_AES1,CACHE_AES2,CACHE_AES3和SW_AES，它们的指令编码分别为：

FETCHLOCK        011001xx_xxxxxxxx_xxxxxxxx_xxxxxxxx

LD_CACHELINE:    011010xx_xxxxxxxx_xxxxxxxx_xxxxxxxx   

CONFIG:           011010xx_xxxxxxxx_xxxxxxxx_xxxxxxxx  

SW_AES:           011011xx_xxxxxxxx_xxxxxxxx_xxxxxxxx

CACHE_AES0:      011100xx_xxxxxxxx_xxxxxxxx_xx001000   

CACHE_AES1:      011100xx_xxxxxxxx_xxxxxxxx_xx001001   

CACHE_AES2:      011100xx_xxxxxxxx_xxxxxxxx_xx001010   

CACHE_AES3:      011100xx_xxxxxxxx_xxxxxxxx_xx001011   。

3.根据权利要求2所述的嵌入式系统，其特征在于所述AES加速器（6）使用12个32位寄存器以及所述专用特殊指令的译码逻辑，其中，由第0寄存器、第1寄存器、第2寄存器、第3寄存器组成的第0寄存器组和由第4寄存器、第5寄存器、第6寄存器、第7寄存器组成的第1寄存器组用于交替存储当前需要进行轮变换的数据，由第8寄存器、第9寄存器、第10寄存器、第11寄存器组成的第2寄存器组用于存储128bit的轮密钥，根据特殊指令产生控制信号，来控制数据在AES加密运算单元内的运算。 

4.根据权利要求3所述的嵌入式系统，其特征在于所述的AES加速器（6）所采用的数据块长度是128位，其加密轮数为10；AES加密运算是一种迭代的算法，每一次迭代称为一轮；其加密运算流程包括行：变换、字节替换、列混合和密钥加运算；第0轮只进行一次密钥加运算，第1至9轮需要顺次经过这四种变换运算，而最后一轮不需要进行列混合变换；AES解密运算流程是加密运算过程的完全逆过程，即第0轮只进行一次密钥加运算，第1至第9轮都要依次进行这四种运算的逆运算，最后一轮没有逆列混合运算。