[发明专利]动态存取内存的更新装置与方法

说明书

技术领域

本发明涉及一种动态存取内存的更新(refresh)技术，可以增加更新操作的效率。 

背景技术

动态随机存取内存(DRAM)已经很普遍被使用于各种数字处理的电路系统，其中最常见的例如是计算机系统，以储存处理过程中所需要的寄存资料。DRAM与静态随机存取内存(SRAM)都属于挥发性的内存，当电源关闭时存储器所储存的数据就会消失，然而DRAM的存储器的基本结构是由一个MOS晶体管与一个储存电容所构成，因此在芯片上所占的面积较小，也因此更为普遍被采用。 

图1绘出传统DRAM存储器的结构示意图。参阅图1，一个DRAM存储器50包括一个MOS晶体管52以及一个储存电容54。晶体管52的源极与位线连接。MOS晶体管52的漏极与储存电容54连接，储存电容54的另一端是接地。晶体管52的栅极与字符线连接。一条字符在线会连接多个存储器50，一条位在线也会连接多个存储器50，因此这些存储器50构成二维的存储器数组，每一个存储器会由交叉的一条位线与一条字符线所存取。 

晶体管52以NMOS晶体管为例来说明。例如要把“1”的数据写入储存电容54中时，对应连接的位线会施加5V的电压信号，此时对应连接的字符线会施加起开启电压，例如也是5V以导通晶体管52。此时位在线的电压会对储存电容54充电到5V。之后就可以再藉由字符线处于低电压状态而关闭晶体管52。接着关闭位在线的电压，或是继续写入其它的存储器50。反之，如 果要写入“0”的数据，则位线会施加0V的电压信号，因此储存电容54的电压是0V。如此，藉由储存电容54电压高低来储存“1”或“0”的数据。 

以下描述读取机制。图2绘出存储器的传统读取电路。参阅图2，如果要读取存储器50上的数据，对所选择要读取的存储器50所连接的位线会被切换到一比较器56。比较器56有一参考电压VRef在0V与5V之间。当字符线导通此存储器50时，位在线的电压是储存电容54的电压V，其为0V或5V。经比较于参考电压VRef就可以得知储存电容54的电压V是0V或5V。 

就DRAM存储器50的结构，如果储存电容54是储存“1”的数据而处于高电压值，其电荷会由于漏电流而漏失，导致电压下降。如果长时间不再更新储存电容54的电压值，则会产生错误数据。要更新储存电容54的电压值一般只要对其读出即可更新储存电容54的电压值。读出的操作可以是真正取得数据或是空白读取(dummy read)皆可以。至于重新写入储存值其就自然会更新数据。 

图3A绘出传统分布更新模式的机制示意图。参阅图3A，一般在一时间区间内会要求作n次更新。传统的更新操作可以是每隔一固定时间均匀分布于一时间区间内而对存储器做更新操作，其又称为分布更新模式(distributed refresh mode)。另一种更新操作例如是丛更新模式(burst refresh mode)。一个脉冲代表一次更新操作。图3B绘出传统丛更新模式的机制示意图。参阅图3B丛更新模式是在每一个时间区间内做一次连续多个更新操作。 

发明内容

本发明提供一种可以减少DRAM的更新操作的负担，以提升DRAM的使用效率。 

本发明提供一种动态存取内存的更新方法，其中一存储器数组被规划出多个存储单元，每一个存储单元有一个计数值。该方法包括检测出在该些存 储单元中数据不再被使用的一“不使用部分”，以及仅对该些存储单元中数据仍被使用的一“仍使用部分”进行一更新操作。 

本发明提供一种动态存取内存的更新装置，其中一存储器数组被规划出多个存储单元，每一个存储单元有一个计数值，该更新装置包括一存取控制单元；一内存主控器；一更新控制单元；以及一监视单元。内存主控器藉由该存取控制单元存取一图框数据，该图框数据储存于该些储存页的一部分。更新控制单元依照指定的一地址用以对该些存储单元做一更新操作。监视单元检测出该些存储单元中不再使用的一不使用部分，且通知该更新控制单元仅对该些存储单元仍被使用的一仍使用部分进行该更新操作。 

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。 

附图说明

图1绘出传统DRAM存储器的结构示意图。 

图2绘出存储器的传统读取电路。 

图3A绘出传统分布更新模式的机制示意图。 

图3B绘出传统丛更新模式的机制示意图。 

图4绘出依据本发明一实施例，动态存取内存的更新装置的电路结构示意图。 

图5绘出依据本发明一实施例，图框与附加信息的关系示意图。