[发明专利]具有基于行的读和/或写辅助电路的存储单元

说明书

技术领域

本发明总体上涉及具有基于行的读和/或写辅助电路(support circuitry)的存储单元。

背景技术

在存储器(例如包括，静态随机存储器(SRAM)、寄存器组等等)中通常会出现泄漏电流。通常，存储器端口(例如，读端口和/或写端口)的数量越多，泄漏电流越大。现有的方式中有各种减小泄漏电流的方法。例如，在一些方式中，例如通过整个存储器阵列级别上的二极管两端的电压降，升高接地参考电平(例如，电压VSS)，和/或降低工作电源电压(例如，电压VDD)。在一些方式中，当存储器被分段时，将整个段的电压VSS升高和/或将电压VDD降低。在段级别或者存储器阵列级别，升高电压VSS和/或降低电压VDD影响整个段或者存储器阵列的运行，包括功耗和/或速度。

在一些方式中，在保留期(retention period)期间，存储单元的整个列的读端口的位线浮动(float)，以减小泄露电流。在这些方式中，在位线浮动期间，所有被访问的列都被禁用，并且在访问数据之前，需要将位线升高回到电压VDD，而一旦位线升高到电压VDD，因为整个段/阵列的VDD节点被连接在一起并且具有大电容，所以会影响动态功率。因此，影响了存储器的速度。

在一些其他方式中，使用了高阈值电压(HVT)位单元，但是这样的存储器访问时间还是会增加。

发明内容

为了解决上述问题，本发明提供了一种电路，包括：位于一行中的多个存储单元；至少一条写字线；以及写辅助电路，连接到至少一条写字线，并且连接到一行中的多个存储单元，其中，写辅助电路包括：第一电流通路和至少一条第二电流通路，至少一条第二电流通路的电流通路对应于至少一条写字线中的相应的写字线；以及至少一条写字线中的写字线被配置为：当一行中的多个存储单元运行在第一模式时，选择第一电流通路，以及当一行中的多个存储单元运行在第二模式时，选择至少一条第二电流通路中的一条第二电流通路。

其中：第一电流通路由二极管形成，二极管的一端连接到一行中的多个存储单元；以及至少一条第二电流通路中的一条第二电流通路由NMOS晶体管形成，NMOS晶体管的漏极连接到一行中的多个存储单元，NMOS晶体管的栅极连接到至少一条写字线中的一条写字线。

其中，第一电流通路和第二电流通路中的一条或者两者的结合由开关形成，开关的一端连接到一行中的多个存储单元。

其中，写辅助电路被配置为：当一行中的多个存储单元运行在第一模式时，连接第一电流通路和至少一条第二电流通路的节点升高一升高电压值。

其中，升高电压值是二极管两端的电压降。

该电路进一步包括：至少一条读字线；多个读出电路中的至少一个，多个读出电路中的至少一个的部分读出电路对应于一行中的多个存储单元；以及至少一个读辅助电路，至少一个读辅助电路中的一个读辅助电路连接到用于连接部分读出电路的节点。

此外，本发明还提供了一种电路，包括：位于一行中的多个存储单元；至少一条读字线；多个读出电路中的至少一个，多个读出电路中的至少一个的多个读出电路对应于一行中的多个存储单元；以及至少一个读辅助电路；其中，至少一条读字线中的相应的读字线连接到至少一个读辅助电路中的相应的读辅助电路，并且连接到多个读出电路中至少一个的多个读出电路，从而连接到相应的读出电路；一行中的多个存储单元中的一个存储单元连接到相应的读出电路；以及相应的读出电路被配置为：当存储单元运行在第一存储模式中时，在第一辅助模式中运行相应的读辅助电路，以及当存储单元运行在第二存储模式中时，在第二辅助模式中运行相应的读辅助电路。

其中：相应的读辅助电路包括第一NMOS晶体管，第一NMOS晶体管具有第一栅极、第一漏极、和第一源极；相应的读出电路包括第二NMOS晶体管和第三NMOS晶体管，第二NMOS晶体管具有第二栅极、第二漏极、和第二源极，第三NMOS晶体管具有第三栅极、第三漏极、和第三源极；相应的读字线连接到第一栅极和第二栅极；第一漏极连接到第三源极；第三栅极连接到存储单元的节点；第三漏极连接到第二源极；以及第二漏极连接到一条读位线。

其中，第一NMOS晶体管被配置为：当相应的读辅助电路运行在第一辅助模式中时，第一NMOS晶体管导通，以及当相应的读辅助电路运行在第二辅助模式中时，第一NMOS晶体管截止。

其中，相应的读辅助电路包括开关，用于为一行中的多个存储单元提供来自多个读出电路的电流通道。