[发明专利]写操作处理方法及网络设备

说明书

技术领域

本发明实施例涉及计算机技术领域，尤其是一种写操作处理方法及网络设备。

背景技术

随着科技的发展，对微系统中的内存要求越来越高，多级内存架构应运而生，访问频度高的数据存放在离中央处理器(Central Processing Unit，简称CPU)/微处理器(Microprocessor Unit，简称MPU)距离近的内存中，比如CPU/MPU自带的内存，访问频度低的数据存放在距离CPU/MPU远的内存中，比如挂接在总线上的同步动态随机存储器(Synchronous Dynamic Random Access Memory，简称SDRAM)、双倍速率(Double Data Rate，简称DDR)SDRAM等等。但是，在CPU/MPU通过总线操作对挂接在总线上的内存执行写操作时，CPU/MPU需要等待写操作完成才能执行下一个操作，效率很低。

写入缓冲器(Write Buffer)是提升对总线上挂接内存的写操作效率的方法之一。Write Buffer用于缓存CPU/MPU对内存的写操作请求，采用先入先出(First Input First Output，简称FIFO)，如图1所示。当CPU/MPU需要启动对总线上挂接内存的写操作时，先看Write Buffer是否已满，如未满则发送写操作请求进入Write Buffer，当内存反馈写操作完成时，Write Buffer释放该写操作请求；如果Write Buffer已满，则CPU/MPU必须等到Write Buffer有空间缓存时才能发送该写操作请求，进而执行下一个操作。

在实现本发明的过程中，发明人发现在现有技术中至少存在如下问题：假设图1中内存0访问效率低于内存1，内存1访问效率低于内存N，根据Write Buffer的FIFO原则，对内存N的写操作必须要等到对内存0、1的写操作完成之后才能进行，此时会出现“访问效率翻转”的问题，即原本访问效率较高的内存N的访问效率变得比内存0、1的访问效率低。

发明内容

本发明实施例提供一种写操作处理方法及网络设备，用以抑制现有技术中Write Buffer导致的访问效率翻转的问题。

一方面，本发明实施例提供了一种写操作处理方法，包括：

根据写操作请求中的写操作地址，确定所述写操作请求对应的存储器；

从写入缓冲器组中确定与所述存储器的访问效率对应的写入缓冲器，所述写入缓冲器组包含至少两个写入缓冲器；

将所述写操作请求发送到所述确定的与所述存储器的访问效率对应的写入缓冲器。

另一方面，本发明实施例提供了一种网络设备，包括：选择单元和写入缓冲器组，所述写入缓冲器组包括至少两个写入缓冲器；

所述选择单元包括：

存储器确定模块，用于根据写操作请求中的写操作地址，确定所述写操作请求对应的存储器；

缓冲器确定模块，用于从写入缓冲器组中确定与所述存储器的访问效率对应的写入缓冲器；

发送模块，用于将所述写操作请求发送到所述确定的与所述存储器的访问效率对应的写入缓冲器。

上述技术方案中的一个技术方案具有如下优点或有益效果：

本发明实施例采用了设置Write Buffer组，按照访问效率将存储器进行划分使每个存储器对应到一个Write Buffer，在进行写操作时根据写操作地址确定写操作请求对应的存储器，将所述写操作请求发送到所述存储器的访问效率对应的Write Buffer的技术手段，可以有效抑制现有技术中Write Buffer导致的访问效率翻转的问题。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中Write Buffer的一种应用示意图。

图2为本发明实施例提供的一种写操作处理方法实施例一的流程示意图。

图3为图2所示实施例的一种应用示意图。

图4为本发明实施例提供的一种写操作处理方法实施例二的流程示意图。

图5为图4所示实施例的一种应用示意图。

图6为本发明实施例提供的一种网络设备实施例一的结构示意图。

图7为本发明实施例提供的一种网络设备实施例二的结构示意图。

具体实施方式