[发明专利]半导体器件和多层半导体器件

说明书

技术领域

本公开涉及半导体器件，并且更具体地涉及半导体器件和通过层叠两个或多个这样的半导体器件形成的多层半导体器件，其中在多层半导体器件中的层叠之后设置半导体标识符。

背景技术

对于集成半导体器件，通过层叠两个或多个半导体芯片形成多层半导体器件用于三维配置是已知的。例如，在这样的多层半导体器件中层叠的半导体芯片用公共布线(如总线)互连。该公共布线下文中也称为全局布线。

当采用全局布线时，由逻辑电路等生成的控制信号经由全局布线同时传输到两个或多个半导体芯片。因此，对于每个多层半导体芯片，对于一个特定半导体芯片的选择性访问要求该半导体芯片识别从逻辑电路等输出的信号是否是寻找到该半导体芯片。因此，涉及的半导体芯片能够根据寻址到该半导体芯片的信号操作。如果发现信号不是寻址到半导体芯片，则该半导体芯片不能够响应这样的信号操作。

因此，为了允许每个半导体芯片的选择性控制，使用这样的技术，其中芯片标识符分配到层叠的每个芯片。这便利构造用于通过指定它们的芯片标识符仅控制特定半导体芯片的机制。

对于上述芯片标识符分配，已知这样的现有技术，其中芯片标识符保持在每个半导体芯片中的非易失性存储器或者与其等价的部件中(例如，见下文中称为专利文献1的日本专利公开No.2003-110086(图3)和下文中称为专利文献2的日本专利公开No.Hei 7-283375(图2))。

在另一现有技术中，通过在封装组装时连接预定的两个或多个端子到电源或地，设置芯片标识符(例如，见称为专利文献3的日本专利公开No.2005-25864(图3))。

在又一现有技术中，根据每个半导体芯片的波动或特定特性的波动设置芯片标识符(例如，见称为专利文献4到6的日本专利公开No.2006-190840(图2)、日本专利公开No.2009-147088(图1)、日本专利公开No.2005-122823(图3))。

在又一现有技术中，为每个半导体芯片安排的递增电路(increment circuit)与在其它半导体芯片中串联安排的其它递增电路顺序连接(例如，见称为专利文献7的日本专利公开No.2007-157266(图2))。

发明内容

然而，在上述第一和第二种技术的情况下，芯片标识符的设置要求在制造阶段对于每个半导体芯片的数据写入和布线。上述第三种技术包括可以通过内部电路自动设置芯片标识符的技术，但是因为芯片标识符取决于不确定的原因(即，制造中的变化)确定，所以不能总是保证对于不同半导体芯片唯一的芯片标识符的设置。此外，该技术不能分配连续编号的芯片标识符到不同半导体芯片。因此，例如必须添加通过控制器读取半导体芯片的芯片标识符的电路，从而使电路配置复杂。

上述第四种技术不需要在制造阶段设置芯片标识符。该技术还可以确定地分配连续编号的芯片标识符到半导体芯片。然而，这第四种技术要求在递增电路之间至少对应于要分配的芯片标识符的数目的最大值的位数的布线的数目。这些布线布置在每个半导体芯片的各层之间。因此，对应于这些布线的接合端子的数目及其位置必须对于所有半导体芯片共同。如果要层叠的芯片例如具有每个通过相同工艺制造的结构，则这可以实现。然而，如果半导体芯片具有不同结构，则实现对应于芯片标识符的设置的布线的数目的共同性要求例如与其它布线的位置关系的设置的充分考虑，从而使得难以实施该技术。随着递增电路之间布线的数目对应于要层叠的半导体芯片的数目的增加而增加，这个问题变得更加显著。

因此，本公开处理与现有技术方法和装置相关联的上述和其它问题，并且通过提供半导体器件和多层半导体器件来解决所处理的问题，配置半导体器件和多层半导体器件，以便在到要在多层半导体器件中层叠的半导体器件的芯片标识符的分配中，减少对应于芯片标识符的设置要变得共同的半导体芯片之间布置的布线的数目。