[发明专利]采用金属铜合金作为刻蚀阻挡层的铜后道互连工艺

说明书

技术领域

    本发明涉及一种铜后道互连工艺，尤其涉及一种采用金属铜合金作为刻蚀阻挡层的铜后道互连工艺。

背景技术

随着集成电路制造工艺的不断进步，半导体器件的体积正变得越来越小，要将它们连接起来也更加困难。在过去的30年中，半导体工业界都是以铝作为连接器件的材料，但随着芯片的缩小，工业界需要更细，更薄的连接，而且铝的高电阻特性也越来越难以符合需求。而且在高密度特大规模集成电路的情况下，高电阻容易造成电子发生“跳线”，导致附近的器件产生错误的开关状态。也就是说，以铝作为导线的芯片可能产生无法与预测的运作情况，同时稳定性也较差。在如此细微的电路上，铜的传输信号速度比铝更快、而且也更加稳定。

传统集成电路的金属连线是以金属层的刻蚀方式来制作金属导线，然后进行介电层的填充、介电层的化学机械抛光，重复上述工序，进而成功进行多层金属叠加。但当金属导线的材料由铝转换成电阻铝更低的铜的时候，由于铜的干刻较为困难，因此新的镶嵌技术对铜的制程来说就极为必须。   

镶嵌技术又称为大马士革工艺，该技术首先在介电层上刻蚀金属导线槽，然后再填充金属，再对金属进行金属机械抛光，重复上述工序，进而成功进行多层金属叠加。镶嵌技术的最主要特点是不需要进行金属层的刻蚀工艺，这对铜工艺的推广和应用极为重要。

集成电路制造技术已经跨入130nm的时代。目前的绝大多数铜布线处于180到130nm工艺阶段，约40%的逻辑电路生产线会用到铜布线工艺。到了90nm工艺阶段，则有90%的半导体生产线采用铜布线工艺。采用Cu-CMP的大马士革镶嵌工艺是目前唯一成熟和已经成功应用到IC制造中的铜图形化工艺。

多层连线电容的计算公式：

 （公式1）

其中，k为介电常数； L为金属导线长；T为金属导线深度；W为金属导线宽度；为真空介电常数，由公式1可见，介电常数越低，电容越小。

多层连线电阻—电容时间延迟计算公式：

 （公式2）

其中，（k为介电常数； L为金属导线长；T为金属导线深度；W为金属导线宽度；为真空介电常数；为金属电阻率）由公式2可见，介电常数越低，电阻率小，多层连线电阻—电容时间延迟也越短。

其具体结构请参见图1，由公式可见器件的整体电容取决于金属层绝缘介质和金属层刻蚀阻挡层。通常为氮化硅或碳化硅等材质，它们可以提供较高的刻蚀选择比防止金属导线槽刻蚀时损伤下层器件或金属。但是这些材料由于其介电常数远高于，进而导致整体的电容数值上升。

此外，随着线宽的不断缩小，铜工艺的电致迁移问题也严重影响产品的可靠性，它通常发生在铜导线顶部与电介质相接的交界处，这也是业界面临的又一问题。

发明内容

本发明公开了一种采用金属铜合金作为刻蚀阻挡层的铜后道互连工艺，用以解决现有技术中由于存在刻蚀阻挡层导致的器件整体电容高，器件速度慢，并容易产生电迁移的问题。

    本发明的上述目的是通过以下技术方案实现的：

一种采用金属铜合金作为刻蚀阻挡层的铜后道互连工艺，在一衬底中形成有金属氧化物场效应晶体管的源/漏掺杂区域，在衬底上形成有金属氧化物场效应管的栅极；一接触孔刻蚀阻挡层覆盖在衬底及设置在衬底上的栅极上，并且接触孔刻蚀阻挡层的上方还覆盖有一层接触孔绝缘氧化层薄膜，并形成贯穿接触孔绝缘氧化层薄膜和接触孔刻蚀阻挡层的多个通孔，部分通孔接触栅极，部分通孔接触源/漏掺杂区，且通孔中还填充有金属材料；在接触孔绝缘氧化层薄膜上依次淀积一金属层刻蚀阻挡层和一第一金属层绝缘介质，刻蚀通孔上方的金属层刻蚀阻挡层和第一金属层绝缘介质形成多个导线槽，并且在导线槽内填充金属铜，其中，包括以下步骤：

步骤a：在第一金属层绝缘介质层上淀积一层金属铜合金层；

步骤b：对金属铜合金层进行刻蚀，仅保留位于导线槽上方并与导线槽接触的金属铜合金层的残留区域，其余的金属铜合金层刻蚀去除；

步骤c：在第一金属层绝缘介质层上淀积一层第二金属层绝缘介质层，第二金属层绝缘介质层同时覆盖在残留的金属铜合金层上；

步骤d：刻蚀第二金属层绝缘介质层形大马士革铜互连结构。

如上所述的采用金属铜合金作为刻蚀阻挡层的铜后道互连工艺，其中，将步骤a中的金属铜合金层的厚度控制在1纳米至1000纳米之间。

如上所述的采用金属铜合金作为刻蚀阻挡层的铜后道互连工艺，其中，采用选择性淀积技术淀积形成金属铜合金层。