[发明专利]基于IEEE 1500的嵌入式SRAM存储器测试结构及测试方法

说明书

技术领域

 本发明涉及SoC芯片中嵌入式SRAM的测试结构及测试方法。

背景技术

目前公知的嵌入式SRAM的测试大多采用内建自测试方法，这种方法可以实现存储器故障的检测，但是现有的方法并不能有效的解决嵌入式SRAM的测试复用问题。由于没有一个规范统一的测试结构，不同的SoC设计者对SRAM内建自测试的具体结构各有不同，系统的设计效率受到很大的影响。

发明内容

本发明针对现有技术的不足，在充分研究IEEE 1500标准与内建自测试(BIST)的基础上，提出一种可进行测试复用的SoC中SRAM型存储器的测试结构和测试方法。

基于IEEE 1500标准的嵌入式SRAM测试的基本结构包括：访问、控制以及隔离（如图1所示）。测试访问机制是指从嵌入式SRAM的输入端施加测试激励信号，并从嵌入式SRAM的输出端得到测试响应。嵌入式SRAM测试中的控制指的是启动和停止测试功能的模块。隔离指的是电气上将嵌入式SRAM的输入与输出端口与连接这些端口的芯片电路或者其他的核进行分离，从而避免测试对其他核或者用户自定义逻辑产生副作用，同时也保护了该核在邻近电路测试时不受影响。各主要部件简要说明如下：

A.                        测试源和测试收集, 测试源的功能是为测试核提供测试时所需要的激励，而测试收集的功能是获取测试核的测试响应。将测试源数据与测试收集数据进行比较即可判断检测结果。

B.                         测试访问机制，测试访问机制的功能是传输测试的数据，包括将测试激励从测试源传送至测试核，同时将测试核的测试响应从测试壳中传送至测试收集；

C.                           测试壳，测试壳是测试核与核周边电路的一个接口，主要起到被测核与测试访问机制和其他电路的切换作用，通过测试壳，测试的访问机制以及其他部分才能访问嵌入式SRAM测试核的内部。

基于上述基本原理结构，本发明提供一种基于IEEE 1500的SoC中嵌入式SRAM存储器的测试结构，包括BIST测试控制器和嵌入式SRAM封装的基于IEEE 1500标准的测试壳。测试壳接收BIST测试控制器送来的控制信号、指令信号、测试地址数据、测试激励数据，并将测试响应数据输出到BIST测试控制器；测试壳Wrapper围绕着被测嵌入式SRAM，测试壳中的各组成单元符合IEEE 1500标准功能描述。

所述测试壳Wrapper围绕着被测嵌入式SRAM，解决了嵌入式SoC的测试访问、测试控制和观察机制等测试问题。测试壳主要包括有5个部分：边界寄存器WBR、旁路寄存器WBY、指令寄存器WIR、串行访问接口WSI和WSO、控制接口WIP。其中：

WBR提供测试数据从Wrapper接口端进入嵌入式SRAM内部I/O端口的访问路径，WBR用来响应WIR的相关指令。WBR的操作包括移位、捕获以及更新等功能，可以实现嵌入式SRAM的隔离，测试核输入的可控性与输出的可观性。根据WBR要完成的操作，WBR由下述数据端口组成：功能输入端口FI，功能输出端口FO，测试输入端口TI，测试输出端口TO。