[发明专利]半导体集成电路器件以及半导体集成电路器件的制造方法

权利要求书

1.一种半导体集成电路器件，包括：(a)具有第一主表面和第二主表面的半导体衬底；(b)提供在所述半导体衬底的所述第一主表面之上的第一N沟道型MISFET和第一P沟道型MISFET；(c)在所述第一N沟道型MISFET的第一沟道区域的表面之上提供使得沿沟道宽度方向布置的第一波状起伏；(d)在所述第一P沟道型MISFET的第二沟道区域的表面之上提供使得沿所述沟道宽度方向布置的第二波状起伏，其中所述第一波状起伏的间距比所述第二波状起伏的间距短。

2.根据权利要求1所述的半导体集成电路器件，其中所述第一波状起伏被提供成从所述第一N沟道型MISFET的第一源极区域延伸到其第一漏极区域，并且所述第二波状起伏被提供成从所述第一P沟道型MISFET的第二源极区域延伸到其第二漏极区域。

3.根据权利要求2所述的半导体集成电路器件，其中所述第一波状起伏被提供成在所述第一N沟道型MISFET的所述第一源极区域与所述第一漏极区域的相应接触区域之间延伸，并且所述第二波状起伏被提供成在所述第一P沟道型MISFET的所述第二源极区域与所述第二漏极区域的相应接触区域之间延伸。

4.根据权利要求3所述的半导体集成电路器件，其中所述相应接触区域的相应接触针对相应的第一波状起伏和第二波状起伏的顶部和底部这两者提供。

5.根据权利要求4所述的半导体集成电路器件，其中第一沟道内凹陷区域被提供在所述第一沟道区域的近似中心部分的表面中使得沿所述沟道宽度方向布置，并且第二沟道内凹陷区域被提供在所述第二沟道区域的近似中心部分的表面中使得沿所述沟道宽度方向布置。

6.根据权利要求5所述的半导体集成电路器件，进一步包括：(e)在所述半导体衬底的所述第一主表面之上提供的第二N沟道型MISFET和第二P沟道型MISFET，其中所述第一N沟道型MISFET的源漏击穿电压大于所述第二N沟道型MISFET的源漏击穿电压，并且所述第一P沟道型MISFET的源漏击穿电压大于所述第二P沟道型MISFET的源漏击穿电压。

7.根据权利要求6所述的半导体集成电路器件，其中所述第一漏极区域包括：(x1)低浓度N型漏极区域；(x2)高浓度N型漏极区域，在所述低浓度N型漏极区域的表面区域中提供，并且与所述低浓度N型漏极区域相比具有较高的杂质浓度；以及(x3)所述N型漏极中的凹陷区域，在所述低浓度N型漏极区域的表面中提供而不在所述高浓度N型漏极区域的表面中提供，使得沿所述沟道宽度方向布置，并且此外所述第二漏极区域包括：(y1)低浓度P型漏极区域；(y2)高浓度P型漏极区域，在所述低浓度P型漏极区域的表面区域中提供，并且与所述低浓度P型漏极区域相比具有较高的杂质浓度；以及(y3)所述P型漏极中的凹陷区域，在所述低浓度P型漏极区域的表面中提供而不在所述高浓度P型漏极区域中提供，使得沿所述沟道宽度方向布置。

8.根据权利要求7所述的半导体集成电路器件，其中所述第二波状起伏的波高度和所述第一波状起伏的波高度彼此近似相等。

9.根据权利要求8所述的半导体集成电路器件，其中所述半导体芯片是基于硅的半导体，所述第一主表面具有近似(100)平面的晶体平面，并且所述第一N沟道型MISFET和所述第一P沟道型MISFET的相应沟道长度方向大致沿所述晶体取向<100>布置。

10.根据权利要求8所述的半导体集成电路器件，其中所述半导体芯片是基于硅的半导体，所述第一主表面具有近似(100)平面的晶体平面，并且所述第一N沟道型MISFET和所述第一P沟道型MISFET的相应沟道长度方向近似沿晶体取向<110>布置。

11.一种半导体集成电路器件，包括：(a)具有第一主表面和第二主表面的半导体衬底；(b)在所述半导体衬底的所述第一主表面之上提供的第一N沟道型MISFET和第一P沟道型MISFET；(c)在所述第一N沟道型MISFET的第一沟道区域的表面之上提供使得沿沟道宽度方向布置的第一波状起伏；以及(d)在所述第一P沟道型MISFET的第二沟道区域的表面之上提供使得沿所述沟道宽度方向布置的第二波状起伏，其中所述第一波状起伏的波高度大于所述第二波状起伏的波高度。