[发明专利]用于版图原理图一致性验证的MOS晶体管建模方法

说明书

技术领域

本发明涉及集成电路设计的验证，更具体地说说，本发明涉及一种用于版图原理图一致性验证LVS(Layout Ver sus Schemat ic)方法的MOS晶体管建模方法、版图原理图一致性验证方法以及采用了该版图原理图一致性验证方法的集成电路物理验证方法以及集成电路设计方法。

背景技术

受到集成电路(IC)制造工艺极限条件和具体工艺要求的限制，IC版图设计在移交制造厂家前必须进行一系列的版图验证，以确保芯片的成品率。版图验证主要包括以下几个步骤：DRC验证(Design Rule Check，设计规则验证)，用于对IC版图做几何空间检查，以确保线路能够被特定加工工艺实现；LVS验证(Layout Versus Schematic，版图原理图一致性验证，即版图与电路对比验证)，用于将版图与电路原理图做对比，以检查电路的连接、及MOS(金属-氧化物-半导体)晶体管的长宽值是否匹配等；LPE(Layout parasitic Extraction)，用于从版图数据库提取电气参数(如MOS晶体管的W、L值，结点寄生电容等)，并以SPICE网表方式表示电路；ERC(Electrical Rule Check)，用于检查电源和地的短路，器件、节点悬空以及节点对节点短路等电气错误。

版图验证流程为：首先对版图进行几何设计规则验证DRC检查；再对版图做电气规则验证ERC；最后进行版图与电路图一致性验证LVS。一个设计往往需要多次反复这个过程才能达到满意的结果。只有在所有的检查都通过并被证明正确无误后，才能将版图结果转换为标准的版图数据文件，送交制造厂家。

其中，版图原理图一致性验证(LVS验证)包括从几何描述提取电路信息(称作电路提取)，其中电路提取软件将集成电路集成电路的几何定义文件扩展为一层一层的几何图形和其布局的描述，经过对此描述的扫描可找出所有晶体管晶体管和电路的连接。电路提取程序的结果是一个网表。网表是一组语句，用这些语句来定义电路的元件(如晶体管或门)和它们的连接。单独的晶体管则只列出与其相连的节点。更重要的是，通过这样提取的电路还可与设计者原始设计的电路进行比较，以发现不同之点，一旦有差异存在，就必定存在着错误。

此外，电路提取除了可提供电路连接的详细情况外，还可用来计算版图面积和每个电路层上电路各个节点的参数。这些版图面积和参数可用来对有效器件的寄生电容和电阻进行准确的计算。在此之前，设计者对大多数电路寄生参数只可作一些估测，而有了这样精确的电容和电阻的提取，就可对电路作精确的模拟以保证其精确性。

然而，在现有的版图原理图一致性验证LVS中，对于具有深N阱的MOS晶体管和不具有深N阱的MOS晶体管采用相同的建模，从而对于模拟应用情况和交流应用情况来说造成了很大的不精确性；另一方面，对于具有深N阱的MOS晶体管的情况，如果没有对深N阱进行仿真的二极管，那么建模出来的电路结构为普通的四端电路结构，使得版图原理图一致性验证LVS无法识别出是否具有深N阱的MOS晶体管(应该是五端电路结构)，从而甚至无法进行版图原理图一致性验证LVS。

由此，当用户对具有深N阱的MOS晶体管进行版图原理图一致性验证LVS时，必须进行手动添加一个对深N阱进行仿真的二极管，这为设计人员的验证工作带来了极大的麻烦，而且由于是通过设计人员手动添加的二极管，所以引入了对添加的二极管进行错误连接的可能。

发明内容

本发明的一个目的是提供一种针对具有深N阱的MOS晶体管的版图原理图一致性验证的MOS晶体管建模方法、相应的版图原理图一致性验证方法、采用了该版图原理图一致性验证方法的集成电路物理验证方法以及集成电路设计方法，上述方法对于模拟应用情况和交流应用情况来说能够足够精确。

根据本发明的第一方面，提供了一种MOS晶体管建模方法，其中，所述MOS晶体管具有深阱，所述MOS晶体管建模方法包括：为所述MOS晶体管建立一个MOS晶体管电路及衬底电路，其中MOS晶体管电路包括栅极、漏极、源极以及衬底极；并且所述衬底电路包括第一二极管，该第一二极管由P阱和深N阱构成，其中所述第一二极管的输入端与所述MOS晶体管电路的衬底极相连。

优选地，所述MOS晶体管建模方法用于版图原理图一致性验证。

优选地，在上述MOS晶体管建模方法中，所述MOS晶体管为N型MOS晶体管，并且所述深阱为深N阱。或者优选地，所述MOS晶体管为P型MOS晶体管，并且所述深阱为深N阱。