[发明专利]双镶嵌结构的形成方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及双镶嵌结构的形成方法。

背景技术

在半导体器件中，减小RC延迟(Resistance Capacitance Delay)可以提高半导体器件的性能。随着半导体工艺的发展，半导体技术在摩尔定律的驱动下持续地朝更小的工艺节点迈进，工艺节点进入到65纳米、45纳米，甚至更低的32纳米。随着半导体技术的不断进步，器件的功能不断强大，器件的集成度越来越高，器件的特征尺寸(Critical Dimension，CD)越来越小。相应的需要进一步减小RC延迟，以提高半导体器件的性能。为了减小RC延迟，用于互连结构如双镶嵌结构的介质层材料从氧化硅变为低k材料，从低k材料换为超低k材料。为了进一步减小RC延迟，多孔低k材料成为下一代介质层材料。

现有技术中形成双镶嵌结构的方法包括：参考图1，提供半导体基底10，该半导体基底10内形成有导电区域10a，在该半导体基底10表面形成有介质层11。参考图2，在介质层11上形成硬掩膜层12。在硬掩膜层12上形成第一图案化的光刻胶层13，该第一图案化的光刻胶层13定义出互连沟槽(Trench)的位置。参考图2和图3，以第一图案化的光刻胶层13为掩膜刻蚀硬掩膜层12，去除未被第一图案化的光刻胶层13遮盖的硬掩膜，在硬掩膜层12定义出互连沟槽的位置，之后灰化去除第一图案化的光刻胶层13。参考图4，在图案化后的硬掩膜层12上形成第二图案化的光刻胶层14，定义出通孔的位置。参考图5，以第二图案化的光刻胶层14以及图案化后的硬掩膜层12为掩膜，刻蚀介质层11，形成开口15。参考图6，灰化去除第二图案化的光刻胶层，以图案化后的硬掩膜层12为掩膜刻蚀所述开口，形成互连沟槽16和通孔17。最后去除硬掩膜层12，在互连沟槽16和通孔17中填充铜(未图示)，以形成双镶嵌结构。

以上所述双镶嵌结构的形成方法中采用灰化工艺去除第一图案化的光刻胶层和第二图案化的光刻胶层，所述灰化工艺会损伤介质层，尤其是当介质层为多孔低k材料时，损伤更加严重，从而会影响半导体器件的性能。

发明内容

本发明解决的问题是提供一种双镶嵌结构的形成方法，以解决去除光刻胶层的灰化工艺对介质层造成损伤的问题。

为解决上述问题，本发明提供一种双镶嵌结构的形成方法，包括：

提供基底，所述基底内形成有导电区域；

在所述基底表面形成介质层；

在所述介质层表面形成硬掩膜层及位于所述硬掩膜层表面的光刻胶层；

图案化所述光刻胶层，以图案化的光刻胶层为掩膜刻蚀所述硬掩膜层，在所述硬掩膜层内形成开口；

去除所述光刻胶层，并在去除所述光刻胶层后，以所述形成有开口的硬掩膜层为掩膜刻蚀所述介质层，在所述介质层内形成通孔及沟槽；

对所述通孔及沟槽填充导电材料，以形成双镶嵌结构，所述双镶嵌结构与导电区域电连接。

可选的，所述去除光刻胶层的工艺为灰化工艺。

可选的，所述硬掩膜层包括：位于所述介质层表面的第二硬掩膜层及位于所述第二硬掩膜层表面的第一硬掩膜层，所述开口包括位于第一硬掩膜层内的第一开口和第二硬掩膜层的第二开口，所述第一开口的尺寸大于所述第二开口的尺寸，所述第一开口和第二开口的尺寸分别对应所述沟槽和通孔的尺寸。

可选的，所述第一硬掩膜层的材料为钽、氮化钽、铊、氮化铊、铝、铜化铝之一。

可选的，所述第二硬掩膜层的材料为氧化硅、碳化硅、氮化硅、富硅二氧化硅，氮氧化硅之一。

可选的，所述第一开口和第二开口的形成方法包括：在所述第一硬掩膜层表面形成第一光刻胶层；图案化所述第一光刻胶层，形成第一图案；以形成有第一图案的光刻胶层为掩膜，刻蚀所述第一硬掩膜层，在所述第一硬掩膜层内形成第一开口；形成具有第二图案的第二光刻胶层，所述第二光刻胶层填充部分的第一开口；以所述第二光刻胶层为掩膜，刻蚀所述第一硬掩膜层，在所述第二硬掩膜层内形成第二开口。

可选的，形成所述第二光刻胶层前，还包括去除所述第一光刻胶层。

可选的，所述介质层的材料为低k材料、超低k材料或者多孔低k材料。

可选的，所述介质层的介电系数范围为2.0～2.5。

可选的，利用灰化工艺去除所述光刻胶层。

可选的，形成所述介质层前，还包括在所述基底表面形成刻蚀阻挡层。

与现有技术相比，本发明具有以下优点：