[发明专利]半导体器件的制造方法和半导体器件

说明书

技术领域

本发明涉及半导体领域，特别涉及半导体器件的制造方法和半导体器件。

背景技术

在MOS器件中，提高沟道区的载流子迁移率能够增大MOS器件的驱动电流，提高器件的性能，因此，载流子迁移率增强技术获得了广泛的研究和应用。

提高载流子迁移率的一种有效机制是在沟道区中产生应力。通常，向NMOS器件的沟道区施加张应力以提高电子的迁移率，向PMOS器件的沟道区施加压应力以提高空穴的迁移率。嵌入式锗硅(embedded SiGe)技术被广泛用于现代CMOS技术中。嵌入式锗硅(嵌入式SiGe)技术通过在PMOS器件的源区和漏区嵌入具有压缩应变的锗硅(SiGe)材料，能够向沟道区施加压应力，使得PMOS器件的性能得到显著提升。

在嵌入式SiGe技术中，通常采用提高锗(Ge)含量、原位硼掺杂、应力近邻(与沟道更接近)等技术来提升其效果。然而，这些技术在工艺和集成上会带来许多挑战和问题。例如，高的Ge含量会在SiGe材料中引入更多的缺陷；更接近沟道需要智能地集成反应离子干法刻蚀、各向同性湿法刻蚀与优化的外延生长；等等。

为此，需要有新的技术来进一步增强具有嵌入式SiGe结构的PMOS器件中沟道区的压应力。在S.Natarajan等人的论文“A 32nmLogic Technology Featuring 2nd-Generation High-k+Metal-Gate Transistors，Enhanced Channel Strain and 0.171 um2 SRAM Cell Size in a 291Mb Array”(IEEE International Electron Devices Meeting 2008(IEDM 2008)Technical Digest，Pages：941-943)中，描述了一种增强沟道应力的技术。图1是该论文中示出的在替换式金属栅极(RMG)工艺流程中获得的应力增强的示意图。如图1A-1C所示，当栅极中填充了作为伪栅极(dummy gate)材料的多晶硅102时，嵌入在源漏区中的SiGe 104对沟道施加了一定的压应力(图1A)；在去除栅极中的多晶硅后，沟道区的压应力得到增强(图1B)；然后沉积金属栅极106，此时，该增强的压应力得以保持(图1C)。从而，该方法在嵌入式SiGe技术的基础上，进一步增大了沟道压应力。

尽管如此，随着半导体技术的不断发展，始终存在对进一步地增强沟道应力的技术的需要。

发明内容

为了进一步地增强沟道中的压应力，发明人提出了一种新的方案。

本发明的一个目的是提供一种用于制造半导体器件的方法，其能够提升MOS器件的沟道中的压应力。

根据本发明的第一方面，提供一种制造半导体器件的方法，包括：在衬底上依次形成栅极电介质层和伪栅极材料叠层，所述伪栅极材料叠层包括硅层和位于该硅层上的至少一个锗硅层；图案化所述伪栅极材料叠层以形成伪栅极，并且图案化所述电介质层以形成栅极电介质层；在伪栅极和栅极电介质层的两侧形成侧壁间隔件；形成具有嵌入式锗硅结构的源区和漏区；去除伪栅极；以及在伪栅极被去除的位置填充栅极材料。

可选地，所述硅层的材料是多晶硅或单晶硅。

可选地，所述伪栅极材料叠层的厚度为400埃至1000埃。

可选地，所述硅层的厚度为50埃至500埃，所述至少一个锗硅层的总厚度为100埃至900埃。

可选地，在所述锗硅层中，锗的含量是空间均匀的。

可选地，在所述锗硅层中，锗的含量在10％(原子)至40％(原子)之间。

可选地，在所述锗硅层中，锗的含量从所述锗硅层的下部往上部逐渐增大。

可选地，在所述锗硅层中，锗的最高含量在10％(原子)至40％(原子)之间。

可选地，利用反应离子刻蚀或化学湿法刻蚀来去除伪栅极。

可选地，所述硅层和所述锗硅层是在同一个腔室中形成的。

可选地，所述硅层和所述锗硅层分别是在不同的腔室中形成的。

可选地，所述硅层是在单片式生长设备或批量式炉管中形成的，而所述锗硅层是在单片式生长设备中形成的。

可选地，锗硅层是在单片式生长设备中外延生长形成的，其中，在外延生长锗硅层的过程中，反应温度为600℃至1000℃，压强为1Torr至500Torr。

根据本发明的第二方面，提供一种半导体器件，包括：具有嵌入式锗硅结构的源区和漏区；由硅层和位于该硅层上的至少一个锗硅层构成的栅极；以及位于栅极两侧的侧壁间隔件。