[发明专利]MOS结构的ESD保护器件

说明书

技术领域

本发明涉及半导体集成芯片的静电放电(Electrostatic Discharge，ESD)保护电路技术领域，特别涉及一种MOS结构的ESD保护器件。

背景技术

在集成电路IC芯片的制造工艺和最终的系统应用中，都会出现不同程度的静电放电的事件。静电放电是在集成电路处于浮接的情况下，大量的电荷从外向内灌入集成电路的瞬时过程，整个过程大约耗时100ns～200ns。此外，在集成电路放电时会产生数百甚至数千伏的等效高压，这会击穿集成电路中的输入级的栅氧化层。随着集成电路中的MOS管的尺寸越来越小，栅氧化层的厚度越来越薄，在0.13um工艺时仅有2.6nm。在这种趋势下，使用高性能的静电防护器件来泄放静电电荷以保护栅极氧化层不受损害是十分必需的。

为了达成保护芯片抵御静电袭击的目的，通常采用普通的N⁺P或P⁺N二极管(Diode)、金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field Effect Transistor，MOSFET)，或者可控硅管(Silicon Controlled Rectifier，SCR)器件作为ESD保护器件。在这三种保护器件中，二极管结构简单，但单位抗ESD能力弱，且箝位电压范围小，且没有回滞(Snapback)现象，不利于芯片保护的应用。MOS结构与集成电路工艺兼容，具有设计简单，单位防护能力较好的特点。SCR器件的特点是设计复杂，但单位防护能力强。在工业应用中，主要采用二极管和MOS结构。

MOS结构的ESD保护器件可分为N型和P型，当使用N型MOS结构的ESD保护器件时，以栅接地N型MOS(gate-grounded N-type MOSFET，GGNMOS)结构为例，如图1所示，漏极(Drain)1会接入集成电路的接口7，所述集成电路的接口可以为：输入或输出端(I/O)用来保护内部器件，或接入集成电路的电源端(VDD)来保护其电源电压的稳定以及形成ESD泄放通路，栅极(Gate)与源极(Source)3、衬底极(Body)4短接，且连接点与接地管脚(VSS)8相连，即通常所说的栅接地N型MOSFET结构(gate-grounded N-type MOSFET，GGNMOS)。由于在标准CMOS工艺下，GGNMOS结构的内部会生成一个横向的寄生双极结型晶体管(Bipolar Junction Transistor，BJT)5和一个寄生电阻6。当ESD冲击发生时，GGNMOS主要是利用横向寄生的NPN型BJT管作为ESD电流泄放路径，这时BJT管的集电极基极(CB)结反偏，收集结电压(V_CB)增大至触发电压(V_t1)时，CB结被雪崩击穿，产生大量的电子空穴对，空穴流入衬底形成衬底电流(I_sub)，被VSS吸收，造成衬底寄生电阻上产生电压降，使得BJT管的集电极发射极(BE)结正偏并大于正向导通电压(V_on)，BJT管开启，形成发射极电流(I_E)，I_E代替V_CB来维持雪崩倍增过程，从而使器件两端电压(V_AC)开始减小，BJT管出现外加电压减小，电流增大的负阻过程，即回滞特性，，如图2所示，当V_AC降至维持雪崩倍增所需的最小维持电压(V_h)后，停止减小，出现电压基本维持不变，电流迅速上升的低阻过程，直至电流过大导致BJT管热击穿烧毁。

另外，现有技术中还有一种在绝缘衬底上的硅技术(Silicon-ON-Insulator，SOI)技术的应用，如图3，其结构与现有GGNMOS结构的ESD保护器件的结构基本相同，仅仅在两侧增加了绝缘层(STI)11，底部增加了掩埋氧化层10。