[发明专利]固态图像拾取元件及相机系统

说明书

技术领域

本公开涉及以COMS(互补金属氧化物半导体)图像传感器为代表的固态图像拾取元件，以及使用该固态图像拾取元件的系统。

背景技术

与一般COMS型集成电路中的那些工艺相同的工艺可以用于制造COMS图像传感器。此外，CMOS图像传感器可以通过使用简单电源驱动。另外，通过利用CMOS工艺可以在同一芯片内相互混合模拟电路和逻辑电路。

由于这一原因，CMOS图像传感器具有多个巨大的优点，从而能降低外围IC的数量。

使用具有浮置扩散(FD)的浮置扩散放大器1通道(ch)输出是CCD的输出电路中的主流。

另一方面，CMOS图像传感器具有每一像素的FD放大器。而且，列并行输出类型使得选择像素阵列中的某一行，并从属于该某一行的像素同时读出像素信号，因此在列方向上选择是CMOS图像传感器的输出中的主流。

这样的原因是因为难以在布置在像素内的FD放大器中获得充足的驱动能力，因此有必要降低数据速率，从而要求并行处理是优势的。

实际上已经提出多种列并行输出型CMOS图像传感器的像素信号读出(输出)电路。

像素信号读出(输出)电路的最先进的形式之一是这样一种类型的像素信号输出电路：其中每一列包括模拟-数字转换器(下文中简称为“ADC”)，并取出像素信号作为数字信号。

装配这样的列并行型ACD的CMOS图像传感器例如公开在W. Yang等人的非专利文献中(W. Yang et等，“An integrated 800x600CMOS Image System”，ISSCC Digest of Technical Papers，304页到305页，1999年2月)或日本专利公开第2005-278135号。

图1是示出装配有列并行ADC的固态图像拾取元件(CMOS图像传感器)的配置的示例的部分电路中的框图。

如图1所示，固态图像拾取元件1包括像素部分2、垂直扫描电路3、水平传输扫描电路4、及包括ADC组的列处理电路组5。

此外，固态图像拾取元件1包括数字-模拟转换器(以下简称为“DAC”)6和放大器电路(S/A)7。

像素部分2通过以矩阵布置单元像素21配置，每一个单元像素21包括光电二极管(光电转换元件)和像素内放大器。

每一个构成每列ADC的多个列处理电路51布置在列处理电路组5内多个列中。

每一个列处理电路(ADC)51包括比较器51-1。在该情况下，比较器51-1比较经由垂直信号线从每一行线的像素获取的模拟信号与参考信号RAMP(具有电势Vslop)，参考信号RAMP作为具有斜坡波形并通过阶梯式地改变从DAC 6生成的参考信号获得的信号(RAMP)。

此外，每一个列处理电路51包括用于计数比较器51-1中的比较时间和保持其中的计数结果的计数器锁存器(存储器)51-2。

列处理电路51具有n位数字信号转换功能。而且，布置多个列处理电路51，以便分别对应于垂直信号线(列线)8-1到8-n，因此配置列并行ADC块。

计数器锁存器(存储器)51-2的输出端子例如连接到具有k位宽的水平传输线9。

并且，放置对应于水平传输线9的k放大器电路7。

图2是说明图1所示固态图像拾取元件1的运行的时序图。

在每一个列处理电路(ADC)51中，读取到垂直信号线8的模拟信号(具有电势Vsl)与阶梯式地改变的参考信号RAMP(具有电势Vslop)在每列布置的比较器51-1中进行比较。

在该时刻，在每一列处理电路(ADC)51中，在计数器锁存器51-2中执行计数，直到模拟电势Vsl和参考信号RAMP(具有电势Vslop)在电平上相互交叉，使得来自比较器51-1的输出信号在极性上反转。而且，将垂直信号线8的(模拟信号的)电势Vsl转换(AD转换)为数字信号。

在一个读操作中执行AD转换两次。

在AD转换的第一轮中，单元像素21的复位电平(P相)分别读取到垂直信号线8-1到8-n，从而执行AD转换。

像素中的色散包含在复位电平中(P相)。

在AD转换的第二轮，通过光电转换在单元像素21中获取的信号分别读取到垂直信号线8-1到8-n(D相)，从而执行AD转换。

由于像素中的色散也包含在D相中，执行D相电平减P相电平，从而能够实现相关双采样(CDS)。