[发明专利]半导体集成电路

说明书

本申请是申请日为2006年10月17日、申请号为200610135612.7、发明名称为“半导体集成电路及其设计方法”的发明专利申请的分案申请。

技术领域

本发明涉及一种半导体集成电路的电源结构及电源设计方法，且此半导体集成电路的电源结构及电源设计方法是在由多层布线构成的半导体集成电路的平面布置设计中，规定出有可能发生电子漂移(EM)的部位，从而实现使电子漂移发生的可能性降低的平面布置。

背景技术

以往，在半导体集成电路平面布置的电源设计中，曾在IO端子的内侧将电源VDD及接地VSS做成一对环状电源。考虑到布线的收束性，此时所使用的布置层的纵向及横向分别属于不相同的布置层。

图1中显示的是以往的半导体集成电路的环状电源及IO-环状电源间的电源布线结构。根据图1所示，在IO端子区域1的内侧形成了环状电源3及4。纵向环状电源3和横向环状电源4之间通过接线孔(接线柱)5相互连接。在这里将内环设定为VDD，将外环设定为VSS，但也可以与之相反。连接纵向环状电源3和电源(VDD)供给端子2的电源布线7，为了避免短路被设置在和纵向环状电源3不同的布置层里。同样的，连接横向环状电4和电源供给端子的电源布线6，也为了避免短路被设置在和横向环状电源4不同的布置层里。

在图1中，当纵向电源的布置层设定为Mx，横向电源的布置层设定为Mx-1时，为了避免短路，从IO向纵向环状电源(Mx)连接的电源布线7的布置层为Mx-1，从IO向横向环状电源(Mx-1)连接的电源布线6的布置层为Mx。

并且，每个布置层的电流容许值一般来说都是靠上侧的布置层较大(即Mx＞Mx-1)，如果流过最大电流的IO-环状电源间的电源布线所在的布置层不是靠上侧的布置层，那么一旦流过超过电流容许值的电流，就有引起电子漂移而导致断线的危险(图1中的7是危险部位)。

因此，以往，作为防止电子漂移的对策采用的是增大IO-环状电源间的布线宽度、增加接线孔数量等方法。

而另一方面，因为伴随着制作工艺的精细化，各布置层的最大布线宽度有减小的倾向，所以一般都将细小的电源制作成多孔网状，并且从制作所花费的工时方面考虑，网状及带状电源之间的间距最好是一定的(参照专利文献1)。

这时，由于电路块的设置位置、电路块内部的电源结构等原因，导致无法制作足够数量接线柱的部分产生。如上所述，当无法制作足够数量的接线柱时，也会致使超过接线孔的电流容许值，引起电子漂移的可能性提高。

因此，以往，也提出了作为防止电子漂移对策的在具有备用容量的接线孔部位上有效地进行布线设计的方法(参照专利文献2)。

【专利文献1】日本国专利公开平7-283378号公报(平7即1995年)

【专利文献2】日本国专利公开2003-318260号公报

(发明所要解决的课题)

近年来，由于半导体制作工艺的精细化，集积在芯片上的电路规模(机能)在飞跃式增大。然而，端子数量的削减远不及由于制作工艺的精细化而引起的电路集积度的提高速度，由端子数决定芯片尺寸的情况在不断增加。

在削减端子的数量时，削减的多为电源端子。在削减了电源端子后，所出现的课题有电压下降及电子漂移。

发明内容

本发明的目的在于：通过调整电源结构使电子漂移的发生降低的同时，削减因此所花费的工时。

(解决课题的方法)

为了解决上述课题，首先作为第一发明，在半导体集成电路的平面布置工序中制作电源布线时，事先用最上面的布置层(Mx)制作IO-环状电源间的电源布线，并用位于其下一层的布置层(Mx-1)制作在环状电源上容易和上述电源布线发生短路的部位。

还有，作为第二发明，在半导体集成电路的平面布置工序中制作电源布线时，通过使成为一对布线的环状电源VDD和VSS在角部十字交叉，并在其十字交叉部位设置电源供给IO，从而使环状电源的结构在以往结构的基础上不发生改变的同时，用最上面的布置层(Mx)制作IO-环状电源间的电源布线。不过，根据电流值的大小，没有必要一定要限用最上层。

还有在此结构的基础上，还能够向半导体集成电路内部均匀供电的是第三发明。

第四发明，是在半导体集成电路的平面布置工序中制作电源布线时，在从电源供给IO向环状电源连接的时候，通过使从电源供给IO引出的布线分支成多条后再与环状电源连接的方法，使电流的密度得以分散。