[发明专利]改善双应力氮化硅薄膜集成的全湿法工艺及其中的结构

说明书

技术领域

本发明一般涉及半导体集成电路制造领域，更确切的说，本发明涉及改善双应力氮化硅薄膜集成的全湿法工艺及其中的结构。

背景技术

随着半导体组件集成度越来越高，散热和量子隧道效应成为芯片小型化工艺技术的新的难题，而应变硅技术(Stain silicon)采用一种成本相对较低、可大规模应用的方法来加大硅原子间距，从而减小电子通行所受到的阻碍，即减小了电阻，器件的发热量和能耗得到一定的降低，运行速度则得以提升，而这段扩张的空间就是电子流动的空间，从而有效降低了散热问题和量子隧道效应。

当前，应变硅技术作为先进集成电路制造中的必选项，应变硅及其相关技术已经成为热点，尤其在45纳米节点应变硅技术集成工艺已经得到大范围的应用，而对于金属前介质沉积工艺段内 （Interlayer dielectric loop，简称ILD loop），双应力氮化硅薄膜(Dual Stress Liner，简称DSL)已成为必选项；就目前工艺集成来说，不同应力薄膜的交叠区域处理是一个难点，如图1所示，在双应力氮化硅薄膜制备工艺中，在栅极（gate）11上易形成压应力层（Tensile nitride）12和张应力层（Compressive nitride）13的交叠区域（Nitride overlap）14，很容易因为交叠区域而造成制程良率（Possible yield）的损失，增大最终电路开路的可能性。因此急需找到一种和现有工艺兼容，并且不产生工艺缺陷的工艺方法。

目前对于上述问题，主要通过干蚀法工艺的调整或者在版图设计时加以考量以尽量减少对制程良率的影响，虽然能减少对制程良率的影响，但是相应增加了工艺控制的难度。而微电子研究中心（Interuniversity Microelectronics Centre，简称IMEC）对比传统工艺提出一种采用溅射的方法来改善，如图2a-c所示为传统工艺流程，在DSL工艺之后，进行ILD和机械化学研磨（chemical mechanical Polishing，简称CMP），最后刻蚀（Etch）形成通孔；如图3a-c所示为采用溅射工艺，在DSL工艺之后，进行溅射工艺（Sputter），ILD和CMP，最后刻蚀（Etch）形成通孔，虽然同样能减少对制程良率的影响，但是存在着明显的等离子损伤（plasma damage）的风险。

发明内容

鉴于上述问题，本发明提供了一种改善双应力氮化硅薄膜集成的全湿法工艺，在一衬底上形成有多个第一、第二半导体器件，其中，包括以下步骤：

在第一、第二半导体器件所包含的第一、第二栅极结构及衬底上，依次淀积第一氮化物层和第一氧化物层；

刻蚀去除第二半导体器件区域及第二栅极结构上方的第一氧化物层和第一氮化物层；之后在第二半导体器件所在的衬底及第二栅极结构上，依次淀积第二氮化物层和第二氧化物层，其中，所述第二氮化物层同时还覆盖剩余的第一氧化物层；

刻蚀去除第一半导体器件上方的部分第二氧化物层，湿法刻蚀去除第一半导体器件区域上方的第二氮化物层，及剩余的第一氧化物层与剩余的第二氧化物层交叠区域中的第二氮化物层，交叠区域延伸至剩余第二氧化物层下方的区域中的第二氮化物层也同时被刻蚀掉；湿法刻蚀去除剩余的第一氧化物层和剩余的第二氧化物层。

上述的改善双应力氮化硅薄膜集成的全湿法工艺，其中，所述第一半导体器件为NMOS器件，所述第二半导体器件为PMOS器件。

上述的改善双应力氮化硅薄膜集成的全湿法工艺，其中，所述第一栅极结构为NMOS栅极结构，所述第二栅极结构为PMOS栅极结构。

上述的改善双应力氮化硅薄膜集成的全湿法工艺，其中，所述第一、第二栅极结构均包括有介电层、栅极、侧墙和偏置隔离墙，所述介电层设置在所述栅极和所述衬底之间，所述偏置隔离墙设置于所述栅极的侧壁上与所述介电层接触，所述侧墙设置于所述偏置隔离墙的侧壁上与所述介电层接触，其中，所述偏置隔离墙位于所述栅极和所述侧墙之间。

上述的改善双应力氮化硅薄膜集成的全湿法工艺，其中，采用干法刻蚀以去除第二半导体器件区域及第二栅极结构上方的第一氧化物层和第一氮化物层。

上述的改善双应力氮化硅薄膜集成的全湿法工艺，其中，采用干法刻蚀以去除第一半导体器件上方的部分第二氧化物层。

上述的改善双应力氮化硅薄膜集成的全湿法工艺，其中，所述湿法刻蚀去除第一半导体器件区域上方的第二氮化物层时，采用磷酸溶液进行所述的湿法刻蚀。