[发明专利]翻转式采样保持电路

说明书

技术领域

本发明涉及集成电路技术。 

背景技术

现有技术的翻转式采样保持电路如图1(a)所示，图1(b)为其控制时钟。其工作过程如下：在采样相，即Φ1为高电平，Φ2为低电平时，开关S1闭合，输入信号被采样到电容CS上，采样保持放大器输入端被短接到Vcm，作为虚拟地，输出端也短接。在保持相，开关S1关断，S2闭合，Φ1’比Φ1提前跳为低电平，形成底极板采样以减小开关馈通，放大器接成闭环形式，之前被采集到CS上的信号在负载电容CL上建立。由此完成了对连续信号的离散采样。该电路适用于高速高精度A/D转换器。 

传统翻转式采样保持电路中，输入采样开关S1由于其等效电阻的非线性及体效应，将引入很大的失真，会大大限制输入信号带宽。所以输入频率被限制在100MHz以内。另外，由于是电容形式的闭环结构，放大器需要具备较高的带宽和增益以满足高速高精度的要求，这样必然要求其消耗很大的功耗以实现较小的建立时间。 

发明内容

本发明所要解决的技术问题是，提供一种新的采样保持电路，采样开关引入的非线性大大降低，输入带宽得到提高，同时降低了整个采样保持电路的功耗。 

翻转式采样保持电路，包括第一开关自举电路、第一采样开关管、 第二开关自举电路、第二采样开关管、放大器和第一负载电容电路、第二负载电容电路，其特征在于，所述第一开关自举电路和第二开关自举电路结构相同，第一开关自举电路包含电荷补偿电路，所述电荷补偿电路包括形成回路的第一电容和第二NMOS管。 

所述第一开关自举电路包括： 

第一NMOS管，其栅极接第二控制信号，漏极接第一PMOS管的漏极，源极接地；第一PMOS管，其栅极接第二控制信号，源极接第三NMOS管的源极；第一电容，一端接第一PMOS管的漏极，一端接地；第二NMOS管，其栅极接第一PMOS管的源极，漏极和源极接地；第三NMOS管，其栅极接第二控制信号，漏极接高电平，源极接第二PMOS管的栅极；第二PMOS管，其栅极接第二控制信号，漏极接第四NMOS管的漏极和栅极，源极接第六NMOS管的源极；第三PMOS管，其栅极接漏极和输出端Vout，源极接第六NMOS管的源极；漏极接第五NMOS管的漏极；第四NMOS管，其源极接地，栅极接第五NMOS管的源极；第五NMOS管，其源极接地；第六NMOS管，其栅极接第一控制信号，漏极接电流源；第一开关器件，一端接输出端Vout，一端接输入端Vin；输出端Vout接采样开关管的栅极。 

进一步的说，采样开关管为NMOS管，第一采样开关管的源极通过第一缓冲电路接第一负载电容电路，第一缓冲电路的输出端还通过第二开关器件接第一采样开关管的衬底端，第一采样开关管的衬底端通过第三开关器件接地；第二采样开关管的源极通过第二缓冲电路接第二负载电容电路，第二缓冲电路的输出端还通过第四开关器件接 第二采样开关管的衬底端，第二采样开关管的衬底端通过第五开关器件接地；第二开关器件和第四开关器件的控制端接第一控制信号，第四开关器件和第五开关器件的控制端接第二控制信号。 

所述第一负载电容电路包括：第二电容，一端接地，一端通过第八开关器件接正性输出端，第一缓冲电路的输出端通过第六开关器件和第八开关器件接正性输出端；第三电容，一端接地，一端通过第九开关器件接正性输出端，第一缓冲电路的输出端通过第七开关器件和第九开关器件接正性输出端；第六开关器件和第九开关器件的控制端接第三控制信号，第七开关器件和第八开关器件的控制端接第四控制信号； 

所述第二负载电容电路包括：第四电容，一端接地，一端通过第十一开关器件接负性输出端，第二缓冲电路的输出端通过第十开关器件和第十一开关器件接负性输出端；第五电容，一端接地，一端通过第十二开关器件接负性输出端，第二缓冲电路的输出端通过第十二开关器件和第十三开关器件接负性输出端；第十开关器件和第十三开关器件的控制端接第三控制信号，第十一开关器件和第十二开关器件的控制端接第四控制信号。 

本发明的有益效果是，通过采用一种新颖的预充电、衬底电位切换技术和电荷补偿式开关自举电路，使得采样开关引入的非线性大大降低，输入带宽得到提高，同时降低了整个采样保持电路的功耗。从图5、图6及表1可以看出，采用了本发明的技术后，采样保持电路在采样率100Msps下，总谐波失真在305.5MHz时＜-70dB，SFDR和SNDR分别达到77dB和67.8dB，所以它能对最高305.5MHz的信 号进行转换，具备较高的欠采样能力。同时，由于采用了预充电技术使得功耗得到降低，总功耗仅为47mW。 

附图说明