[发明专利]针对AES对称加密算法的指令优化方法及其处理器

说明书

技术领域

本发明涉及AES对称加密算法的加解密领域，尤其涉及AES专用指令集处理器及其指令优化方法。

背景技术

AES算法汇聚了对数据加密的强安全性、高性能、高效率、易用和灵活等优点。然而由于加密与解密过程占用较多的处理器资源，处理器的性能成为加密算法高效运行的主要限制因素。虽然微处理器性能在不断提升，但在许多领域中加密算法的执行效率并不能符合所有的运算设计需求，尤其是在计算资源有限的嵌入式环境下。由于嵌入式微处理器性能较低、运算速度较慢，加密算法在该类微处理器中运行的效率较低。如何提高加密算法在嵌入式环境下的执行效率，保证数据高效安全传输成为国内外研究的热点问题。

目前学术界存在三种提高密码算法执行效率的方式：第一种是用纯软件方式优化密码算法的程序流程，使算法流程更加合理，运行更加高效。Bertoni等人提出AES算法的优化版本来加速该算法[1]在内存受限的32位处理器上的执行效率。随着嵌入式环境下微处理器性能的不断提高，这种优化方式也相应地提高了密码算法的执行效率，这种优化方式虽然灵活，但其优化空间非常狭隘，在同一类型的微处理器下优化幅度最多达到21％左右。此外纯软件优化方式的实现需使用查找表，在数据的查找过程中，查找表容易受到基于cache的侧信道攻击，这种攻击方式致使加密算法运行过程中易将对称密钥泄露给攻击者；第二种是用纯硬件方式实现密码算法，将底层程序语言中一条或若干条连续指令用专门的硬件电路实现。基于该优化方法，Kuo等人[2]提出基于专用集成电路ASIC(Application Special Integrated Circuit)的方式来实现AES算法，该方法仅用10个周期即可完成AES-128算法，文章同时讨论了执行算法的芯片架构和优化设计。这种优化方式可以快速实现密码算法，但其可扩展性较弱，占用的硬件资源较多，致使微处理器电路硬件成本大幅上升，且很难与其它运算模块相融合；第三种是采用指令集架构(ISA)扩展的方式对密码算法进行优化。其面向特定的应用对处理器指令进行扩展，采用硬件实现影响密码算法性能的基本操作部件，并在指令集中添加相应的指令，最终生成专用指令处理器(ASIP)。基于该优化方法，Wu等人[3]介绍了一种快速灵活的加密处理器-协处理器，作者首先验证了协处理器作用于3DES算法上的优质效果，在保持灵活性的同时，也可以支持多种加密算法。Sun等人[4]为高效实现基于细粒度随机掩码操作分解的AES算法定义了三种扩展指令，并结合指令随机调度方法给出了AES算法完整的实现流程。该优化方式融合了纯软件、硬件方式优化的优点，既保留软件实现的灵活性，又进一步地提升系统性能，以增加较少的硬件资源为代价换取算法执行效率的大幅提升和指令代码占用空间的大幅降低。并且其扩展性较强，可以与其他运算模块相融合。Wu等人的方法需要在原有的嵌入式微处理器外附带专门的嵌入式微处理器(协处理器)，而不是在原有的微处理器中完成算法的指令优化操作。此方法另外占用一部分处理器资源，成本较高且不适用。Sun等人的方法并未最大限度的优化算法扩展指令操作，且其提出的优化方法的优化效果并不十分明显。本课题组于2011.1.24申请的申请号为201110024766X的专利专门针对AES加密算法中Sbox生成算法采用指令集架构(ISA)扩展的方式做了指令优化，并且提出2条扩展优化指令，使Sbox生成算法效率得到较大的提升；本课题组于同日申请的申请号为201110024639X的另一专利针对AES算法中列混淆模块也采用指令集架构(ISA)扩展的方式做了指令优化，使该模块的执行效率得到较大提升。但是以上两发明进行的工作仅仅针对AES算法的某一个运算模块进行指令优化扩展操作，而没有考虑对整个AES算法进行指令集扩展，同时将其单独应用于整个AES算法中时，对AES算法执行效率的改善效果并不是十分明显。

发明内容

为弥补现有技术的不足，本发明提供一种AES专用指令集处理器及其指令集优化方法，本发明采用指令集架构扩展优化的方法对AES算法进行指令扩展优化，基于电子系统级ESL方法设计流程，发明中设计实现了5条专门用于加速AES的扩展指令，并使用基于LISA语言的处理器生成工具构建完成一个高效AES专用指令处理器模型(AES_ASIP)，用以满足该算法在运算速度和内存空间有限的嵌入式环境下的需求，并且最终将处理器模型实现于FPGA中，完成实体验证。

为实现上述目的，本发明采用如下技术方案：