[发明专利]一种硅基张应变衬底结构及其制备方法

说明书

技术领域

 本发明涉及一种衬底结构及其制备方法，尤其涉及一种硅基张应变衬底结构及其制备方法，属于半导体集成技术领域。

背景技术

半导体技术作为信息产业的核心和基础，是衡量一个国家科学技术进步和综合国力的重要标志。在过去的40多年中，硅基集成技术遵循摩尔定律通过缩小器件的特征尺寸来提高器件的工作速度、增加集成度以及降低成本，硅基CMOS器件的特征尺寸已经由微米尺度缩小到纳米尺度。然而当MOS器件的栅长缩小到90纳米以下，栅介质（二氧化硅）的厚度已经逐渐减小到接近1纳米，关态漏电增加、功耗密度增大、迁移率退化等物理极限使器件性能恶化，传统硅基微电子集成技术开始面临来自物理与技术方面的双重挑战。

采用高迁移率材料替代传统硅材料作为衬底材料将是半导体集成技术的重要发展方向，研究表明，张应变可以使锗（Ge）的空穴和电子的迁移率获得极大提高。如1.5%张应变的锗（Ge）的空穴迁移率可以达到20000cm²/V·s左右，电子的迁移率可以达到12000cm²/V·s左右。采用张应变的锗（Ge）作为沟道材料制备的高迁移率CMOS器件，具有取代传统硅基CMOS器件的潜力，在后摩尔时代具有实际的应用价值。而双轴张应变的单晶硅的空穴迁移率和电子迁移率相比无应变单晶硅也有很大提高，采用双轴张应变的硅材料来延展硅基CMOS技术的发展也是获取高性能CMOS集成电路的有效途径。

通过选择适当的衬底结构和制备工艺，制备张应变的锗（Ge）衬底材料和张应变的硅衬底材料，是获得高迁移率CMOS器件的有效途径和解决方案。

发明内容

本发明目的在于将张应变的锗（Ge）和张应变的硅集成到硅衬底上，从而提供一种硅基张应变衬底结构及其制备方法。    

本发明解决上述技术问题的技术方案如下：一种硅基张应变衬底结构包括单晶硅衬底、缓冲层、组分缓变层、弛豫层和张应变层，所述缓冲层置于所述单晶硅衬底之上，所述组分缓变层置于所述缓冲层之上，所述弛豫层置于所述组分缓变层之上，所述张应变层置于所述弛豫层之上。

在上述技术方案的基础上，本发明还可以做如下改进。

进一步，所述缓冲层为磷化镓（GaP）单晶层，所述缓冲层的作用在于过滤位错，释放晶格应力，为外延所述组分缓变层提供高质量磷化镓（GaP）单晶界面；所述组分缓变层为梯度渐变的铟镓磷（InGaP）单晶层或铟铝磷（InAlP）单晶层，所述组分缓变层中铟的组分含量在从所述组分缓变层和所述单晶硅衬底的界面处至所述组分缓变层和所述弛豫层的界面处其值由0线性增大；所述弛豫层为铟镓磷（InGaP）单晶层或铟铝磷（InAlP）单晶层，所述弛豫层中铟的组分含量与所述组分缓变层和所述弛豫层的界面处铟的组分含量相同，其值是固定的。

进一步，所述张应变层为张应变的锗单晶层或张应变的硅单晶层，电子和空穴迁移率相比无应变时获得有效提高，所述张应变层具有高电子迁移率和高空穴迁移率。

进一步，所述张应变层为张应变的锗单晶层时，所述组分缓变层中铟的组分含量从0线性渐变至x，所述弛豫层中铟的组分含量为x，x的取值范围为0.494<x≤1, 所述张应变的锗单晶层的张应变在0～3.74%之间。

进一步，所述张应变层为张应变的硅单晶层时，所述组分缓变层中铟的组分含量从0线性渐变至y，所述弛豫层中铟的组分含量为y，y的取值范围为0≤y≤0.494, 所述张应变的锗单晶层的张应变在0.3%～4.18%之间。

所述缓冲层、所述组分缓变层和所述弛豫层采用宽禁带磷化镓（GaP）、铟铝磷（InAlP）和铟镓磷（InGaP）等化合物半导体材料，作为所述张应变层的背势垒，将电子和空穴束缚在所述张应变层中，可以有效减小锗（Ge）基和硅基半导体器件的漏电和静态功耗，同时含磷ⅢⅤ族化合物半导体材料的热导率高，有利于高密度CMOS器件散热。

本发明还提供一种解决上述技术问题的技术方案如下：一种硅基张应变衬底结构的制备方法包括以下几个步骤：

步骤1：在单晶硅衬底上生长所述缓冲层；

步骤2：在所述缓冲层上外延所述组分缓变层；

步骤3：在所述组分缓变层上外延所述弛豫层；

步骤4：在所述弛豫层上外延所述张应变层。

进一步，所述步骤1中，利用气相外延、液相外延或固相外延的方法在单晶硅衬底上生长所述缓冲层，从而过滤位错，释放应力，为所述组分缓变层提供高质量外延界面，所述缓冲层的厚度在1纳米～1微米之间。