[发明专利]运用于电荷分享像素的整合面板型栅极驱动电路

权利要求书

1.一种栅极驱动电路，接收多个时钟脉冲信号，其特征在于，该栅极驱动电路包括多个移位寄存器，而一第n个移位寄存器包括：

一第一驱动晶体管，具有一栅极接收一第n控制信号，一漏极接收这些时钟脉冲信号中的一第一时钟脉冲信号，一源极输出一第n主栅极驱动信号；

一第二驱动晶体管，具有一栅极接收该第n控制信号，一漏极接收这些时钟脉冲信号中的一第二时钟脉冲信号，一源极输出一第n子栅极驱动信号；

一上拉单元，接收第n个移位寄存器前二级的一第n-2个移位寄存器输出的一第n-2控制信号以及一第n-2主栅极驱动信号，且该上拉单元接收这些时钟脉冲信号中的一第三时钟脉冲信号；其中，该上拉单元动作时，控制该第n控制信号开启该第一驱动晶体管以及该第二驱动晶体管；以及

一下拉单元，接收该第n控制信号与该第n主栅极驱动信号，该下拉单元在该上拉单元动作开始后的一预定时间周期动作，并控制该第n控制信号关闭该第一驱动晶体管以及该第二驱动晶体管；

其中，该第三时钟脉冲信号的相位超前该第一时钟脉冲信号，该第一时钟脉冲信号超前该第二时钟脉冲信号，且该第一时钟脉冲信号、该第二时钟脉冲信号与该第三时钟脉冲信号不重叠。

2.根据权利要求1所述的栅极驱动电路，其特征在于，该第三时钟脉冲信号的相位超前该第一时钟脉冲信号120度，该第一时钟脉冲信号超前该第二时钟脉冲信号120度。

3.根据权利要求1所述的栅极驱动电路，其特征在于，在该第一驱动晶体管与该第二驱动晶体管开启时，根据该第一时钟脉冲信号产生该第n主栅极驱动信号，根据该第二时钟脉冲信号产生该第n子栅极驱动信号。

4.根据权利要求1所述的栅极驱动电路，其特征在于，在该第一驱动晶体管与该第二驱动晶体管关闭时，该下拉单元提供一最低电压电位至该第n主栅极驱动信号与该第n子栅极驱动信号。

5.根据权利要求1所述的栅极驱动电路，其特征在于，该上拉单元包括：

一第三晶体管，具有一栅极接收该第n-2控制信号，一漏极接收该第三时钟脉冲信号；以及

一第四晶体管，具有一栅极连接至该第三晶体管源极，一漏极接收该第n-2主栅极驱动信号，一源极产生该第n控制信号。

6.根据权利要求5所述的栅极驱动电路，其特征在于，当该第n-2控制信号开启该第三晶体管时，根据该第三时钟脉冲信号来开启该第四晶体管，进而使得该上拉单元根据该第n-2主栅极驱动信号来动作并开启该第一驱动晶体管与该第二驱动晶体管。

7.一种栅极驱动电路，接收多个时钟脉冲信号，其特征在于，该栅极驱动电路包括多个移位寄存器，而一第n个移位寄存器包括：

一第一驱动晶体管，具有一栅极接收一第n控制信号，一漏极接收这些时钟脉冲信号中的一第一时钟脉冲信号，一源极输出一第n主栅极驱动信号；

一第二驱动晶体管，具有一栅极接收该第n控制信号，一漏极接收这些时钟脉冲信号中的一第二时钟脉冲信号，一源极输出一第n子栅极驱动信号；

一第一上拉单元，接收第n个移位寄存器前一级的一第n-1个移位寄存器输出的一第n-1控制信号以及一第n-1主栅极驱动信号，且该上拉单元接收这些时钟脉冲信号中的一第三时钟脉冲信号；其中，该第一上拉单元动作时，控制该第n控制信号开启该第一驱动晶体管以及该第二驱动晶体管；

一第二上拉单元，接收第n个移位寄存器后一级的一第n+1个移位寄存器输出的一第n+1控制信号以及一第n+1主栅极驱动信号，且该上拉单元接收这些时钟脉冲信号中的一第四时钟脉冲信号；其中，该第二上拉单元动作时，控制该第n控制信号开启该第一驱动晶体管以及该第二驱动晶体管；以及

一下拉单元，接收该第n控制信号与该第n主栅极驱动信号，该下拉单元在该上拉单元动作开始后的一预定时间周期动作，并控制该第n控制信号关闭该第一驱动晶体管以及该第二驱动晶体管；

其中，该第三时钟脉冲信号的相位超前该第一时钟脉冲信号，该第一时钟脉冲信号超前该第二时钟脉冲信号，该第四时钟脉冲信号的相位落后该第一时钟脉冲信号，且该第一时钟脉冲信号与该第二时钟脉冲信号不重叠。

8.根据权利要求7所述的栅极驱动电路，其特征在于，该第三时钟脉冲信号的相位超前该第一时钟脉冲信号60度，该第一时钟脉冲信号超前该第二时钟脉冲信号180度，该第四时钟脉冲信号的相位落后该第一时钟脉冲信号60度。