[发明专利]嵌入式系统

权利要求书

1.一种嵌入式系统，包括一a位引脚的ARM处理器、N个b位引脚的外围处理器，该a为b的N倍，其特征在于，该嵌入式系统还包括一连接转换芯片，该连接转换芯片分别与该ARM处理器和该N个外围处理器电连接，用于在ARM处理器和N个外围的处理器之间进行数据转换与传输，将ARM处理器输出的a位并行数据转换成N个b位的并行数据后依次发送给对应的外围处理器，并依次接收该N个外围处理器的b位并行数据，将其转换成一a位并行数据后发送至该ARM处理器。

2.如权利要求1所述的嵌入式系统，其特征在于，该连接转换芯片包括一处理单元、一FIFO和一输入输出控制单元，该输入输出控制单元读取ARM处理器上的a位并行数据或者外围处理器上的N个b位的并行数据，并将该读取的数据传输至FIFO进行缓存；该处理单元利用FIFO的性质将该a位的并行数据转换成N个b位的并行数据或者将该N个b位的并行数据转换成一个a位的并行数据；该输入输出控制单元还将转换后的N个b位的并行数据分别依次发送至N个外围处理器或者将转换后的a位的并行数据发送至该ARM处理器。

3.如权利要求2所述的嵌入式系统，其特征在于，当ARM处理器向N个外围处理器传输a位的并行数据时，该输入输出控制单元读取ARM处理器总线上的a位并行数据至FIFO，将该a位的并行数据转换成N个b位的并行数据，将该N个b位的并行数据分别依次发送给对应的外围处理器；

当外围处理器向ARM处理器传输数据时，该输入输出控制单元分别读取处于每个外围处理器上的b位数据至该FIFO，并利用FIFO先进先出的性质，将该N个b位的并行数据转换成a位的并行数据，并将该a位的并行数据通过总线发送给ARM处理器进行处理。

4.如权利要求3所述的嵌入式系统，其特征在于，该N个外围处理器通过一复用接口而分别与该连接转换芯片相连。

5.如权利要求1所述的嵌入式系统，其特征在于，ARM处理器与连接转换芯片之间通过SPI总线进行相互连接。

6.如权利要求5所述的嵌入式系统，其特征在于，ARM处理器与连接转换芯片之间的数据传输通过DMA中断模式进行。

7.如权利要求1所述的嵌入式系统，其特征在于，该连接芯片为CPLD芯片或FPGA芯片。

8.如权利要求1所述的嵌入式系统，其特征在于，a为64，b为8且N为8或b为16且N为4。