[发明专利]输出缓冲器

说明书

技术领域

本发明涉及一种输出缓冲器，尤指一种具有低输出抖动的输出缓冲器。

背景技术

请参考图1，图1为公知技术一输出缓冲器10的示意图。输出缓冲器10通常可应用于需输出电压信号至IC外部的用途，譬如应用于系统单芯片(System-on-a-chip，SoC)上，以将输出信号送往诸如动态随机存取内存(Dynamic Random Access Memory，DRAM)等内存装置所需的信号驱动电路。如图1所示，输出缓冲器10通常包含有一逻辑上的且(AND)闸100、位准转换单元102、104、前级驱动单元110、112、并联的输出晶体管数组120_1～120_M、122_1～122_M以及电阻130。且闸100对一致能信号OE及一数据信号DATA执行逻辑「且」操作，以根据致能信号OE，决定是否传递数据信号DATA，作为一输入信号IN。输入信号IN的值是介于一初始高电压VDD及一初始低电压VSS之间。

位准转换单元102、104根据一预设的输入输出转换曲线，分别转换并放大输入信号IN为一第一逻辑信号LG1及一第二逻辑信号LG2，第一逻辑信号LG1及第二逻辑信号LG2的值域均介于一第一高电压VDDQ及一第一低电压VSSQ之间，且VDDQ-VSSQ＞VDD-VSS。前级驱动单元110、112由串接的反相器或逐级放大器组成，分别依据第一逻辑信号LG1及第二逻辑信号LG2，产生一第一控制信号CON1及一第二控制信号CON2。最后，并联的输出晶体管数组120_1～120_M、122_1～122_M分别根据第一控制信号CON1及第二控制信号CON2，产生值介于第一高电压VDDQ及第一低电压VSSQ的一输出信号OUT。电阻130则用来提供静电放电(electrostaticdischarge，ESD)保护延迟。

输出晶体管数组120_1～120_M、122_1～122_M为直接面对负载的输出级，是由高压互补式金属氧化物半导体(ComplementaryMetal-Oxide-Semiconductor，CMOS)晶体管组成。此外，前级驱动单元110、112同样为高压互补式金属氧化物半导体组件。然而，高速接口电路所使用的操作电压不断下降，例如第二代双倍数据率同步动态随机存取内存(Double-Data-Rate Two Synchronous Dynamic Random Access Memory，DDR2SDRAM)接口为1.8v、第三代双倍数据率同步动态随机存取内存(DDR3SDRAM)接口降至1.5v、低电压第三代双倍数据率同步动态随机存取内存(DDR3L SDRAM)接口更降至1.35v。在这种输出级电源供应电压位准降低的趋势下，高压晶体管的驱动电流将随的减弱，进而产生较大的信号延迟时间。同时，低操作电压亦相对不利于对抗来自电源同步操作时产生的噪声。结果，输出信号OUT会产生较大的输出抖动。

因此，如何在操作电压不断下降的趋势下，维持输出缓冲器输出信号的稳定已成为业界的努力目标之一。

发明内容

因此，本发明的主要目的即在于提供一种具有低输出抖动的输出缓冲器。

本发明公开一种输出缓冲器，包含有一位准转换模块，用来依据一输入信号来产生具有第一位准范围的一第一逻辑信号与具有第二位准范围的一第二逻辑信号；一前级驱动模块，其由低压晶体管组成，用于依据该第一逻辑信号与该第二逻辑信号，而于一第一节点产生一第一控制信号以及于一第二节点产生一第二控制信号；以及一输出模块，耦接至该前级驱动模块的该第一节点与该第二节点，用于依据该第一控制信号与该第二控制信号来于一输出端产生具有第三位准范围的一输出信号，其中该第一位准范围与该第二位准范围当中每一者的大小是小于该第三位准范围的大小。

在此配合下列附图、实施例的详细说明及权利要求书，将上述及本发明的其它目的与优点详述于后。

附图说明

图1为公知技术一输出缓冲器的架构示意图。

图2为依据一实施例的一输出缓冲器的架构示意图。

其中，附图标记说明如下：

VDD                 初始高电压

VSS                 初始低电压

VDDQ                第一高电压

VSSQ                第一低电压

VSS_SINK            第二低电压

DATA                数据信号

OE                  致能信号