[发明专利]一种基于广义折叠集的自动测试向量生成方法

说明书

【技术领域】

本发明涉及集成电路测试方法，特别是自动测试向量生成方法。

【背景技术】

自有集成电路产业以来，如何以最经济、最快捷的方法测试集成电路，而且获得不错的测试品质，一直是非常重要的课题。随着集成电路制造工艺的不断发展，集成电路的规模日益增大、复杂度日益增加，使对其测试也变得越来越困难，测试成本在总成本中所占的比例不断上升。测试已经成为集成电路发展的瓶颈，是设计周期中最昂贵、问题最多的环节之一。

测试成本与许多因素有关，其中日益增加的庞大的测试数据量是与测试成本相关的重要因素之一。测试数据逐年呈指数规律增长，到2014年测试数据量将达到120Gb，这么庞大的数据导致了以下问题：(1)硬盘和自动测试设备(Automatic Test Equipment，ATE)之间带宽有限，使得测试数据从硬盘传输到ATE的时间大于测试数据从ATE传输到被测电路(Circuit Under Test，CUT)的时间，会导致浪费在等待测试数据从硬盘到ATE之间的加载时间加长。(2)ATE的存储容量有限，使得必须裁剪或分批加载测试数据。如果裁剪测试数据就会导致测试质量降低；如果分次加载测试数据，就会增加测试时间。(3)ATE与CUT之间的带宽有限，使得不能降低测试数据从ATE的存储器到CUT的加载时间。虽然更换高档次的ATE可以在一定程度上缓解上述问题，但这势必会增加测试成本(ATE价格在50-120美元/台)。上述问题是由于测试数据量增加带来的，显然，如果在测试质量不变的情况下减少测试数据量，同样也能解决上述问题。因此迫切需要研究测试数据量减少技术。

关于测试数据量减少技术的研究，主要集中在四个方面：

(1)测试集紧缩(Test Set Compaction)。该技术主要通过紧缩部分带有无关位(Don’t Care Bits)的测试立方(Test Tubes)，在故障覆盖率不变的情况下减少测试向量的个数来减少测试数据量，其优点是不需要投入附加的硬件开销，其缺点是其非模型故障的故障覆盖率要受到影响。另外，紧缩后的测试集的数据量仍然非常庞大，并不能直接存储和传输。

(2)内建自测试(Built-in Self-Test，BIST)。BIST的基本思想是利用芯片本身所带有的测试模式生成器(Test Pattern Generator，TPG)，在片上直接生成测试向量，以降低对ATE的要求，甚至可以摆脱ATE。由于BIST生成的多是伪随机测试向量，测试时通常存在着抗随机故障(Random Resistant Fault，RRF)，故BIST存在故障覆盖率不高、测试序列较长的弊端。虽然可以通过加权或采用混合模式的BIST等方法来进一步提高测试效率，但随着电路规模的扩大，RRF的增多，所需要的硬件开销将显著增加。

(3)测试数据压缩(Test Data Compression，TDC)。TDC主要采用的是无损数据压缩的方法，来压缩预先计算的测试数据，然后通过片上解压器进行解压。它将一些测试资源从ATE移入到芯片中，以达到减少测试数据量、缩短测试时间的目的，并能允许使用低速ATE而不降低测试质量。该方法不需要了解CUT的具体内部结构，可以很好的保护知识产权，因而得到了广泛地研究。

但是，由于在CUT与ATE之间数据传输存在着信号难以同步的缺点，不解决好同步问题，将会严重影响测试效率，改进通讯方式，又将会增加通讯协议的复杂性。另外，基于编码的测试数据压缩技术对多扫描链结构并不能很好的相容，需要对每一条扫描链都提供一个独立的解压电路才能使解压效率最高。

正是由于这些原因，对基于编码的测试数据压缩技术的研究仅停留在学术界，到目前为止还没有实用的相关EDA工具出现。

(4)二维测试数据压缩，是一种相容于标准扫描设计的BIST新技术，它有效地组合折叠计数器以及LFSR编码技术，利用LFSR编码折叠计数器的种子作为LFSR的种子，显著地压缩确定测试集的模式数和模式宽度。由于无需调整任何扫描链，这一方案完全相容标准扫描设计，而不需要任何额外开销，从整体上来看，此方案是一种具有最佳柔性的BIST方案。