[发明专利]画素数组基板及显示面板有效

专利信息
申请号: 201110094139.3 申请日: 2011-04-15
公开(公告)号: CN102183860A 公开(公告)日: 2011-09-14
发明(设计)人: 林圣佳;江佳铭 申请(专利权)人: 福建华映显示科技有限公司;中华映管股份有限公司
主分类号: G02F1/1362 分类号: G02F1/1362;G02F1/1368;H01L27/02
代理公司: 福州元创专利商标代理有限公司 35100 代理人: 蔡学俊
地址: 350015 福建*** 国省代码: 福建;35
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摘要:
搜索关键词: 素数 组基板 显示 面板
【说明书】:

技术领域

发明涉及一种画素数组基板及显示面板,且特别是有关于一种具有双层走线的画素数组基板及显示面板。

背景技术

随着显示技术的蓬勃发展,显示面板已应用于各种尺寸的显示装置,如电视、计算机屏幕、笔记型计算机、行动电话等当中。以行动电话为例,消费者除了对显示面板的显示性能,如分辨率、对比、视角等,有所要求外,对于显示面板的外观美感的要求亦日渐提升。因此,显示面板相关业者多已纷纷投入窄边框(slim boarder)显示面板的行列中,以使具有相同显示质量的显示面板更具有轻薄短小的特性,来满足消费者需求。

为了实现窄边框的显示面板,业者需减少周边走线所分布的面积,以缩减边框的宽度。在习知技术中,通常使用精良的黄光制程技术来缩短周边走线之间的间距,而实现窄边框显示面板。然而,随着智能型手机的发展,其显示面板的分辨率越做越高,周边走线的数量也随之增加,导致显示面板的边框宽度不易缩减。

在习知一种窄边框化的技术中,一种双层走线(Double Layer Trace)的技术被提出。将相邻两条周边走线采用不同膜层且互相重叠于基板上,从而缩减显示面板的边框宽度。但,在习知的双层走线技术中,相邻两条周边走线常发生静电破坏的问题,且由于周边走线之间的间距差异极大,使得基板因周边走线的布线差异而具有不同的光穿透率,导致在后续的框胶制程中,涂布于周边走线的紫外线硬化框胶(UV curing sealant)硬化程度不一,进而使得显示面板易发生液晶污染、无法通过拉力测试(tensile test)等问题。

发明内容

鉴于现有技术的不足,本发明的目的在于提供一种画素数组基板,其可实现窄边框化,并改善传统画素数组基板中相邻两条周边走线静电破坏的问题;还提供包含该画素数组基板的一种显示面板。

为了实现上述目的,本发明的技术方案是:一种画素数组基板,其特征在于,包括:一基板,包括一显示区以及一周边电路区,该周边电路区位于该显示区外;多个画素结构,数组排列于该显示区;以及多条第一走线以及多条第二走线,位于该周边电路区,该些第一走线与该些第二走线分别与对应的画素结构电性连接,该些第二走线位于该些第一走线上方并与该些第一走线电性绝缘,该些第一走线与该些第二走线自该显示区分别沿列方向延伸,并在行方向上交替排列,各该第一走线与相邻的该些第二走线的其中之一在基板上的投影藉由斜率相同的倾斜部彼此交会并重叠,而构成一组双层走线。

在本发明的一实施例中,其中该倾斜部包括一第一倾斜部以及一第二倾斜部,各该第一走线的该第一倾斜部的长度大于各该第二走线的该第二倾斜部的长度,且各该第二走线藉由其第二倾斜部与相邻的该第一走线的部分该第一倾斜部重叠。

在本发明的一实施例中,其中在各该组双层走线中,该第一倾斜部具有一第一首端以及一第一末端,该第二倾斜部具有一第二首端以及一第二末端,该第一末端与该第二末端重合,且该第二倾斜部自该第二首端起与该第一倾斜部重叠。

在本发明的一实施例中,其中各该第一走线与各该第二走线更分别具有一第一讯号输出部以及一第二讯号输出部,自该显示区沿列方向延伸,该些第一讯号输出部与该些第二讯号输出部彼此平行,并在行方向上交替排列,在各该组双层走线中,该第二走线藉由该第二讯号输出部汇入该第二倾斜部的该第二首端。

在本发明的一实施例中,其中各该第二走线的该第二讯号输出部与相邻的该第一走线的该第一倾斜部夹有一角度θ,该角度θ实质上大于等于45度且小于等于90度。

在本发明的一实施例中,其中该些第一走线的该些倾斜部之间的间距实质上相等。

在本发明的一实施例中,其中各该画素结构包括:一主动组件,包括一源极、一闸极以及一汲极;以及一画素电极,与该主动组件电性连接。

在本发明的一实施例中,其中该些第一走线以及该些第二走线分别与该些主动组件的该些闸极电性连接。

在本发明的一实施例中,其中该些第一走线与该些第二走线分别与该些主动组件的该些源极电性连接。

在本发明的一实施例中,该画素数组基板更包括多组驱动芯片接垫组,其中该周边电路区具有相邻的一额缘区与一端子区,各该组双层走线的该第一走线与该第二走线自该显示区延伸至该额缘区,各该驱动芯片接垫组位于该端子区,且各该驱动芯片接垫组与对应的该组双层走线的该第一走线以及该第二走线电性连接。

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